Aspectos destacados del Simposio de tecnología TSMC 2021 - Embalaje

El reciente Simposio de tecnología de TSMC proporcionó varios anuncios relacionados con sus ofertas de envases avanzados.

General

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El año pasado, TSMC fusionó sus ofertas de paquetes 2.5D y 3D en una única marca integral: 3DTela.

Tecnología de paquete 2.5D - CoWoS

Las opciones de empaquetado 2.5D se dividen en las familias CoWoS e InFO.

El chip-sobre-oblea-sobre-sustrato “tradicional” con intercalador de silicio para conectividad de capa de redistribución de matriz a matriz (RDL) está celebrando su décimo año de fabricación de alto volumen.

La opción CoWoS-R reemplaza el intercalador de silicio (caro) que abarca la extensión del área de colocación de la matriz 2.5D con un intercalador de sustrato orgánico. La compensación para CoWoS-R es el tono de línea menos agresivo para las interconexiones RDL, por ejemplo, un tono de 4um en lo orgánico, en comparación con el tono sub-um de CoWoS-S.

Entre las opciones de intercalador de silicio –S y orgánico –R, la familia TSMC CoWoS incluye una adición más reciente, con un puente de silicio “local” para la interconexión (de alcance ultracorto) entre bordes de dado adyacentes. Estas astillas de silicio están incrustadas en un sustrato orgánico, proporcionando tanto conexiones USR de alta densidad (con paso L / S estrecho) como las características de interconexión y distribución de energía de alambres y planos (gruesos) en un sustrato orgánico.

Tenga en cuenta que CoWoS se designa como un flujo de ensamblaje de “último chip”, con el troquel unido al intercalador fabricado.

• Tecnología de paquete 2.5D - InFO

InFO utiliza una matriz (simple o múltiple) en un soporte que posteriormente se incrusta en una oblea reconstituida de compuesto de moldeo. La interconexión RDL y las capas dieléctricas se fabrican posteriormente en la oblea, un flujo de proceso de "chip primero". El InFO de matriz única proporciona una opción de alto conteo de golpes, con los cables RDL extendiéndose hacia afuera desde el área de la matriz, es decir, una topología de "abanico". Como se ilustra a continuación, las opciones de tecnología InFO de múltiples matrices incluyen:

• • InFO-PoP: "paquete en paquete"
  • InFO-oS: "Ensamblado sobre sustrato de InFO"

• Tecnología de embalaje 3D - SoIC

Los paquetes 3D están asociados con la plataforma SoIC, que utiliza matrices apiladas con unión directa de almohadillas, ya sea en orientaciones cara a cara o cara a espalda, lo que se denomina chip-on-wafer de SoIC. A través de vías de silicio (TSV) proporcionan conectividad a través de una matriz en la pila 3D.

La hoja de ruta del desarrollo de SoIC se ilustra a continuación: como ejemplo, las configuraciones de troquel N7-on-N7 se calificarán en el 4T21.

Anuncios de nuevas tecnologías de embalaje

Hubo varios anuncios clave en el Simposio de este año.

• tamaño máximo de paquete y mejoras de RDL

La demanda de una mayor cantidad de troqueles 2.5D integrados en un solo paquete impulsa la necesidad de fabricación de RDL en un área más grande, ya sea en un intercalador o en la oblea reconstituida. TSMC ha continuado ampliando la "costura" de interconexiones más allá del tamaño máximo de retícula de exposición única. De manera similar, existe la necesidad de capas RDL adicionales (con paso de alambre agresivo).

La hoja de ruta para tamaños de paquetes más grandes y capas RDL incluye:

• • CoWoS-S: retícula 3X (calificado por YE'2021)
  • CoWoS-R: retícula 45X (3X en 2022), 4 capas RDL sobre el sustrato orgánico (W / S: 2um / 2um), en calificación de confiabilidad usando un SoC + 2 pilas de troquel HBM2
  • CoWoS-L: vehículo de prueba en evaluación de confiabilidad con un tamaño de retícula 1.5X, con 4 puentes de interconexión local entre 1 SoC y 4 pilas de troqueles HBM2
  • InFO_oS: retícula 5X (51 mm x 42 mm, en un paquete de 110 mm x 110 mm), 5 capas RDL (W / S: 2um / 2um), actualmente en evaluación de confiabilidad

La siguiente figura ilustra una configuración potencial de InFO_oS, con una matriz lógica rodeada de chiplets SerDes de E / S, en apoyo de un conmutador de red de alta velocidad / alta radix.

• • InFO_B (abajo)

La configuración InFO_PoP que se muestra arriba muestra un ensamblaje InFO con un módulo DRAM adjunto en la parte superior, con vías entre las capas de interconexión DRAM y RDL.

TSMC está modificando esta oferta de InFO_PoP para permitir que el ensamblaje del paquete (LPDDR DRAM) se complete en un fabricante de contrato externo / OSAT, una opción indicada en InFO_B, como se muestra a continuación.

En consecuencia, TSMC ha ampliado la "Plataforma de innovación abierta" para incluir socios de 3DFabric calificados para el ensamblaje final de InFO_B. (Actualmente, las empresas asociadas de 3DFabric son: Amkor Technology, ASE Group, Integrated Service Technology y SK Hynix).

• • CoWoS-S “arquitectura estándar” (STAR)

Una implementación de diseño predominante para CoWoS-S es la integración de un solo SoC con múltiples pilas de matrices de memoria de alto ancho de banda (HBM). El ancho del bus de datos entre la matriz lógica y las pilas HBM2E (2ª generación) es muy grande, es decir, 1024 bits.

Los desafíos de enrutamiento e integridad de la señal para conectar las pilas de HBM al SoC a través del RDL son considerables. TSMC proporciona a las empresas de sistemas varias configuraciones de diseño estándar de CoWoS-S para acelerar el desarrollo de ingeniería y los programas de análisis eléctricos. La figura siguiente ilustra algunas de las diferentes opciones de CoWoS-S, que van de 2 a 6 pilas HBM2E.

TSMC anticipa una alta tasa de adopción de estas implementaciones de diseño estándar en 2021.

• nuevos materiales TIM

Una película delgada de material de interfaz térmica (TIM) se incorpora comúnmente en un paquete avanzado, para ayudar a reducir la resistencia térmica total del dado activo al ambiente ambiental. (Para dispositivos de muy alta potencia, comúnmente se aplican dos capas de material TIM: una capa interna entre el troquel y la tapa del paquete y otra entre el paquete y el disipador de calor).

En correspondencia con la mayor disipación de potencia de las configuraciones de paquetes más grandes, el equipo de I + D de embalaje avanzado de TSMC está buscando nuevas opciones de materiales TIM internos, como se muestra a continuación.

• expansión de la capacidad de fabricación de envases avanzados (AP)

Anticipándose a una mayor adopción del complemento completo de empaques 3DFabric, TSMC está invirtiendo significativamente en expandir la capacidad de fabricación de empaques avanzados (AP), como se ilustra a continuación.

Para obtener más información sobre la tecnología 3DFabric de TSMC, siga este liga.

-chipchico

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