Intel presenta nuevas capacidades de empaquetado de chips

El empaque quizás nunca haya sido un tema más candente en el discurso popular. Dado que la Ley de Moore ya no parece proporcionar el impacto que alguna vez tuvo, otro camino hacia una mejor computación es conectando los chips de manera más estrecha dentro del mismo paquete.

En el reciente evento Semicon West, Intel mostró tres nuevos esfuerzos de investigación relacionados con el empaque. La primera combina dos tecnologías existentes para integrar más estrechamente los chiplets, que son chips más pequeños unidos en un paquete para formar el tipo de sistema que normalmente se produciría como un solo chip. El segundo esfuerzo proporciona eficiencias en la entrega de energía al agregar troqueles en la parte superior de una pila de chips 3D. El esfuerzo de investigación final es una mejora en la interfaz chiplet a chiplet de Intel, conocida como Advanced Interface Bus (AIB).

El primer esfuerzo, denominado “Co-EMIB”, es esencialmente una forma de combinar dos tecnologías de empaquetado de Intel existentes: EMIB (para puente de interconexión multidie integrado) y Foveros. El primero une dos chiplets en una distancia corta utilizando un pequeño trozo de silicio incrustado en el sustrato orgánico de un paquete. Las líneas de interconexión en silicio se pueden hacer más estrechas que en el sustrato orgánico y se pueden empaquetar juntas más apretadas para formar una conexión de chip a chip de alto ancho de banda. Este método se ha utilizado para producir sistemas como el Stratix 10 FPGA de Intel, que en realidad es un chiplet FPGA vinculado a dos DRAM de gran ancho de banda y cuatro chiplets transceptores de alta velocidad en el mismo paquete.

Foveros es la tecnología de apilamiento de chips 3D de Intel. Esta tecnología permite conexiones de matriz a matriz de solo 50 micrómetros de distancia, lo que conduce a conexiones verticales de gran ancho de banda. A través de vías de silicio (o TSV), conductores que pasan verticalmente a través del silicio de la matriz inferior, luego conectan la pila al sustrato del paquete.

La combinación de los dos en Co-EMIB permite que dos o más pilas Foveros se comuniquen a través de puentes EMIB de alta densidad para construir sistemas más complejos. Dado que las conexiones están separadas por solo micrómetros, el uso de un sustrato orgánico que es difícil de hacer perfectamente plano y un área bastante grande para modelar, se volvió bastante difícil.

“La escala se vuelve cada vez más [dependiente] de cómo puede mantener todas sus tolerancias dimensionales a través del proceso de ensamblaje”, dice Johanna Swan, miembro del grupo de desarrollo de tecnología e investigación de componentes de Intel. “Los trucos del proceso se vuelven más importantes para gestionar el tamaño de las estructuras. Podemos demostrar que hay un camino para mantener esa estabilidad dimensional en un área más grande ".

El segundo esfuerzo de investigación, la interconexión omnidireccional de Intel (ODI), esencialmente permite conexiones verticales similares a EMIB. Estas son más grandes que las típicas vías de silicio pasante, alrededor de 70 micrómetros de ancho frente a los 10 micrómetros de un TSV ordinario. El gran diámetro los hace especialmente adecuados para entregar potencia al troquel superior dentro de una pila 3D. "A medida que escala esa área, obtiene una entrega de energía más limpia y eficiente", agregó Swan.

MDIO, el producto del tercer esfuerzo, debería estar disponible en 2020 según la presentación de Intel Semicon West. Ofrece 200 gigabytes por segundo por milímetro de borde de chip frente a los 63 GB / s-mm de AIB, y utiliza 0.50 picojulios por bit frente a los 0.85 de AIB. Intel comparó MDIO con la tecnología LIPINCON de TSMC, que también se espera para 2020 y ofrece 67 GB / s-mm a aproximadamente los mismos picojulios por bit.

El departamento de I + D de Intel afirma que seguirá intentando aumentar el número de golpes (las rampas de entrada / salida de bolas de soldadura de un chip) que están disponibles en un área determinada. En última instancia, deshacerse de la soldadura es su objetivo principal con estos esfuerzos de investigación. La interfaz intermetálica entre la soldadura y las interconexiones de cobre limita la corriente, por lo que los fabricantes de chips ahora están explorando una tecnología conocida como "unión híbrida", que usa un material dieléctrico y calor para conectar las almohadillas de cobre de un chip a otro sin usar soldadura.

Fuente: https://www.microsi.com/blog/intel-showcases-new-chip-packaging-powers/?utm_source=rss&utm_medium=rss&utm_campaign=intel-showcases-new-chip-packaging-powers