Ich wurde eingeladen, im September 2021 eine Plenarrede auf der SISPAD-Konferenz zu halten. Für alle, die mit SISPAD nicht vertraut sind, ist es eine erstklassige TCAD-Konferenz. Dieses Jahr wollte sich SISPAD zum ersten Mal mit den Kosten befassen und mein Vortrag lautete „Kostensimulationen zur Ermöglichung einer PPAC-bewussten Technologieentwicklung“.
Der Standard in der Technologieentwicklung ist seit vielen Jahren Power, Performance und Area (PPA), zum Beispiel: Bei der Gewinnmitteilung von TSMC 2020-Q4 wird N3 30 % weniger Leistung bei gleicher Leistung (Power) und 15 % mehr Leistung haben gleiche Leistung (Leistung) und 70 % größere Dichte (Fläche).
Die in letzter Zeit steigenden Waferkosten machen es erforderlich, Kosten für PPAC, Leistung, Leistung, Fläche und mehr hinzuzufügen Kosten. Unternehmen wie TSMC auf der IEDM 2019 [1], Imec auf ihrem Technologieforum im Jahr 2020 [2] und Applied Materials auf der SEMICON West im Jahr 2020 [3] und viele andere beschäftigen sich alle mit PPAC.
Die derzeitige Praxis bei der Entwicklung einer neuen Technologie besteht darin, anfängliche PPA-Ziele zu definieren, Designs für die PPA-Bewertung zu identifizieren, eine Transistorarchitektur auszuwählen, einen anfänglichen Prozessablauf zu entwickeln, die Transistorleistung zu simulieren und ein SPICE-Modell zu extrahieren, eine Standardzellenarchitektur auszuwählen und zu generieren eine Zellbibliothek. Die Zellbibliothek und der Prozessablauf werden dann in eine Design Technology Co Optimization-Simulationssuite eingespeist, wie sie von Synopsys angeboten wird, um den Prozess zu simulieren, eine 3D-Struktur zu generieren und die parasitäre Netzliste zu extrahieren. Anschließend kann die Bibliothek charakterisiert, ein physisches Design erstellt und die PPA bewertet werden. Anschließend wird die PPA ausgewertet und die geplanten Experimentiterationen können durchgeführt werden, um die PPA-Ziele in einer Simulationsumgebung zu erreichen. Was in diesem Prozess fehlt, ist jegliches Kostenbewusstsein. Wenn einer DTCO-Suite die Möglichkeit zur Kostensimulation hinzugefügt wird, kann der Prozess auf PPAC abzielen, und Iterationen können in einer Simulationsumgebung durchgeführt werden, um die PPAC-Ziele zu erreichen.
Um die Kosten genau zu simulieren, müssen sowohl die Anlage, die den Prozess durchführt, als auch der Prozess berücksichtigt werden. Der gleiche Prozess in zwei verschiedenen Einrichtungen verursacht unterschiedliche Kosten, manchmal sogar erhebliche Unterschiede. Zwei unterschiedliche Prozesse, die in derselben Anlage ausgeführt werden, verursachen unterschiedliche Kosten, manchmal sogar erhebliche Unterschiede.
Kosten der Einrichtung
Die geplante Kapazität einer Fabrik hat einen erheblichen Einfluss auf die Kosten. Es gibt eine große Bandbreite an Durchsätzen für Fertigungsanlagen und je höher die Fertigungskapazität, desto besser kann die Kapazitätsanpassung des Anlagensatzes erreicht werden. Dies führt zu einer höheren Kapitaleffizienz und damit zu niedrigeren Kosten pro Wafer für Fabriken mit höherer Kapazität. Abbildung 1. Veranschaulicht die normalisierten Waferkosten im Verhältnis zur Kapazität für eine Greenfield-Fabrik, in der in Taiwan ein 5-nm-Prozess ausgeführt wird.
Abbildung 1. Wafer-Kosten im Vergleich zur Fabrikkapazität.
Auch das Land, in dem sich eine Fabrik befindet, wirkt sich auf die Kosten aus. Abbildung 2 vergleicht dieselbe oben beschriebene Fabrik, die für 40,000 Wafer pro Monat in sechs verschiedenen Ländern ausgelegt ist. Bei den Kosten in Abbildung 2 handelt es sich lediglich um Betriebskosten, die keinerlei Anreize beinhalten.
Abbildung 2. Waferkosten im Vergleich zum Land.
Ein weiterer kritischer Kostenfaktor ist das Alter der Fabrik. Bei einer neuen Fabrik kann die Abschreibung über 60 % der Herstellungskosten eines Wafers ausmachen. Abbildung 3 zeigt dieselbe zuvor beschriebene Fabrik für fünf verschiedene Zeitrahmen:
- Hochfahren im ersten Jahr (unter der Annahme einer durchschnittlichen Auslastung von 50 %).
- In den Jahren zwei bis fünf wird die Fabrik hochgefahren, die Ausrüstung verliert aber immer noch an Wert.
- Jahr sechs, in dem die Ausrüstung abgeschrieben wird.
- Jahr 11, in dem die Anlagensysteme abgeschrieben werden.
- Jahr 16, wenn die Gebäudehülle abgeschrieben wird.
Abbildung 3. Wafer-Kosten im Vergleich zum Fertigungsalter.
Eine genaue Kostenmodellierung erfordert die Fähigkeit, die Kapazität, das Land und das Alter der Fabrik zu definieren.
Prozesskosten
Die Prozesskosten beginnen mit den anfänglichen Wafer- oder Waferkosten. Bei der Modellierung muss berücksichtigt werden, ob es sich bei dem Ausgangswafer um einen polierten Wafer, einen Epi-Wafer oder einen Spezialwafer wie etwa eine Art SOI handelt. Außerdem muss die Modellierung mehr als einen Wafer berücksichtigen, beispielsweise für Prozesse, bei denen zwei Wafer verwendet und dann miteinander verbunden werden können.
Direkte Arbeitskosten sind die Kosten, die den Bedienern für die Verarbeitung der Wafer entstehen. In 300-mm-Fabriken der aktuellen Generation gibt es nur wenige Bediener, da die Wafer-Transportsysteme die Front Opening Unified Pods (FOUPs) direkt auf das Werkzeug absenken, aber es gibt einige Bediener. Die für einen bestimmten Ablauf erforderlichen Arbeitsstunden müssen berechnet und je nach Land, in dem sich die Fabrik befindet, der entsprechende Arbeitssatz angewendet werden.
Die Abschreibung ist der größte Einzelkostenfaktor bei der Waferherstellung. Bei neuen Prozessen machen sie über 60 % der Waferkosten aus (siehe Abbildung 6 unten). Genaue Abschreibungsschätzungen erfordern die Bestimmung der erforderlichen Ausrüstung und des Durchsatzes für jeden Schritt im Prozessablauf. Ein genaues Modell muss die geeignete Gerätegeneration für einen Prozess, den Durchsatz, die Gerätekosten und den für die Geräte benötigten physischen Platz bestimmen und einen vollständigen Satz für eine Zielkapazität erstellen. Ein genaues Modell sollte über Hintergrundtabellen mit Gerätekosten und Konfiguration nach Knoten sowie Baukosten für Reinraumflächen verfügen, um detaillierte Kapitalkostenberechnungen zu ermöglichen.
Zu den Gerätewartungskosten gehören die Kosten für Geräteteile, die während der Verarbeitung verbraucht werden, wie z. B. in Ätzkammern verwendete Quarzringe, Reparaturteile zum Ersetzen von Geräteuntersystemen, die während des Betriebs der Geräte kaputt gehen, und schließlich Geräteserviceverträge. Alle diese Kosten müssen für den im Rahmen der Abschreibungsberechnungen ermittelten Gerätesatz geschätzt werden.
Zu den indirekten Arbeitskosten zählen Ingenieure und Techniker, die den Prozess und die Ausrüstung warten, Vorgesetzte, die die direkte Arbeit verwalten, und Manager, die alles überwachen. Der Personalbestand muss geschätzt und die Gehälter nach Land und Jahr angewendet werden.
Zu den Anlagenkosten gehören Strom, Wasser und Abwasser, Erzeugung von Reinstwasser, Erdgas, Anlagenwartung, Betriebskosten und Versicherung. Viele dieser Kosten hängen sowohl vom Land als auch vom Jahr ab. Ein genaues Modell benötigt Hintergrundtabellen nach Land und Jahr sowie Algorithmen zur Durchführung der Berechnungen.
Verbrauchsmaterialien bestehen aus Hunderten verschiedener Materialien, die im Prozess verbraucht werden (diese unterscheiden sich von den Ausrüstungsteilen, die während der Verarbeitung verbraucht werden und bei der Wartung der Ausrüstung berücksichtigt werden). Zu den Prozessmaterialien gehören Dinge wie Massengase, CVD- und ALD-Vorläufer, CMP-Verbrauchsmaterialien, PVD-Targets, Fotolacke und Retikel sowie viele andere Artikel. Ein genaues Modell muss die Kosten pro Jahr für Tausende von Zielmaterialien pro Jahr erfassen und den Materialverbrauch pro Prozessschritt berechnen.
Kommerzielle Umsetzung
IC Knowledge ist weltweit führend in der Kosten- und Preismodellierung für Halbleiter und hat kürzlich eine Technologie zur Prozesssimulation entwickelt, um eine schrittweise Prozessdefinition und Kostenschätzung zu ermöglichen (Cost Explorer). Synopsys ist ein weltweit führender Anbieter von TCAD-Tools für die Technologieentwicklung und Simulation. IC Knowledge und Synopsys haben sich zusammengetan, um den Cost Explorer von IC Knowledge in das Synopsys Process Explorer-Tool einzubetten, das zur Simulation der durch den Zielprozessablauf erzeugten physischen Struktur verwendet wird. Mit dem Cost Explorer-Plugin für Process Explorer können Benutzer der Synopsys DTCO-Suite PPAC-Ziele definieren und Prozesse entwerfen, um diese Ziele in einer virtuellen Umgebung zu erreichen, indem sie entworfene Experimente nutzen, um alle vier Elemente von PPAC gleichzeitig zu optimieren.
Abbildung 4 zeigt die IC Knowledge – Synopsys-Lösung.
Abbildung 4. Kommerzielle PPAC-TCAD-Lösung.
Der aktuelle Zeitplan für diese Lösung:
- Aktueller Status – Betatest bei einem Kunden mit vom Kunden entwickeltes Skript zum automatischen Befüllen des Cost Explorers aus dem Process Explorer. Es zeigt sich allmählich die Fähigkeit, Kunden auszuwählen.
- Ende 2021 – externes Kostenmodell mit Skript (Synopsys-Skript) zum Befüllen des Cost Explorers aus dem Process Explorer.
- Mitte 2022 – vollständig implementiertes Process Explorer-Plug-in und kommerzielle Verfügbarkeit.
Kundenbeispiele
Wie im vorherigen Abschnitt erwähnt, führen wir Kunden-Betatests der Lösung durch. Der Kunde ist ein großer OEM, der die DTCO-Lösung von Synopsys für die Technologieentwicklung nutzt. Der Kunde entwickelt Complementary FET (CFET)-Prozesse als Lösung der nächsten Generation über FinFETs und Horizontal Nanosheets (HNS) hinaus.
Abbildung 5 zeigt die Waferkosten aufgeschlüsselt nach Kategorie für einen möglichen Prozessablauf. Im tatsächlichen Modell sind die Ergebnisse alle in Dollar angegeben und repräsentieren eine bestimmte Fabrik- und Prozesskonfiguration.
Abbildung 5. Waferkosten nach Kategorie.
Der OEM wollte die Kosten von CFET im Vergleich zu FinFETs bewerten. Sie verglichen einen Standard-FinFET, einen FinFET mit einer Buried Power Rail (BPR) (BPR ermöglicht eine bessere Dichte), einen monolithischen CFET mit BPR und einen sequentiellen CFET, bei dem der CFET-Prozess auf zwei Wafer aufgeteilt ist, die dann wiederum miteinander verbunden werden. Im tatsächlichen Modell sind die Ergebnisse alle in Dollar angegeben.
Abbildung 6. Normalisierte Waferkosten im Vergleich zum Prozess.
Die wichtigste Schlussfolgerung aus Abbildung 6 ist, dass der vom OEM entwickelte CFET-Prozess mit BPR hinsichtlich der Kosten mit einem FinFET-Prozess mit BPR konkurrenzfähig ist. Da CFETs die nFET- und pFET-Geräte stapeln, bieten sie im Vergleich zu FinFETs erhebliche Dichteverbesserungen.
Eine weitere Schlussfolgerung aus Abbildung 6 ist, dass der monolithische CFET-Prozess kostengünstiger ist als der sequentielle CFET-Prozess. Der vom OEM entwickelte monolithische CFET-Prozess ist hochgradig selbstausrichtend und kostenoptimiert.
Während dieser Arbeit bewertete der OEM auch Lithographieoptionen für lokale Verbindungen und verglich zwei Lösungen:
- EUV-Local-Interconnect-Dornmaske mit EUV-Schnitt und EUV-Via-Maske.
- EUV-Local-Interconnect-Mandrel-Maske mit mehrfach gemustertem DUV-Schnitt und EUV-Via-Maske.
Da der Multimuster-Schnitt mit einem relativ einfachen Multimuster-Schema implementiert werden kann, fanden sie heraus, dass sie 52 US-Dollar einsparen könnten, obwohl dies einige Auswirkungen auf die Zykluszeit hätte.
Zusammenfassung
Die zunehmenden Kostensteigerungen bei der Herstellung hochmoderner Wafer erfordern einen Wechsel von der PPA-basierten Technologieentwicklung zur PPAC-basierten Technologieentwicklung. Die Partnerschaft von IC Knowledge und Synopsys wird der Branche zum ersten Mal die Möglichkeit geben, PPAC-Designs in einer virtuellen Umgebung zu entwerfen, bevor Wafer überhaupt in Betrieb genommen werden. Diese Fähigkeit wird für die Branche von entscheidender Bedeutung sein und die Weiterentwicklung des Mooreschen Gesetzes ermöglichen.
Bibliographie
[1] Geoffrey Yeap von TSMC während des Applied Materials IEDM 2019-Panels „Logic: EUV is Here , Now What?“, „Power Performance Area Cost Time – PPACT, wo neue Technologien pünktlich sein müssen“.
[2] Luc Van Den Hove, Präsident und CEO von Imec, Imec Technology Forum 2020, „Technologien für Menschen in der neuen Normalität“, Folie 45, „Skalierungs-Roadmap“, „Leistung – Leistung – Fläche – Kosten“.
[3] Applied Materials, „Selective Gap Fill Announcement“, SEMICON West 2020, Folie 2, „Power, Performance, Area-Cost“, einschließlich t für Time-to-Market.
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