Power-Delivery-Netzwerkanalyse im DRAM-Design

Neuauflage von Plato

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Meine Karriere als IC-Designer begann 1978 mit DRAM-Design, daher habe ich die Entwicklungen in diesem Bereich des Speicherdesigns im Auge behalten, um die Designherausforderungen, Prozessaktualisierungen und Innovationen auf dem Weg dorthin zu notieren. Synopsys hostet a Symposium Speichertechnologie im November 2022, und ich hatte die Gelegenheit, eine Präsentation von SK Hynix-Ingenieuren, Tae-Jun Lee und Bong-Gil Kang zu sehen. DRAM-Chips haben eine hohe Kapazität und schnelle Datenraten von 9.6 Gigabit pro Sekunde erreicht, wie die jüngsten LPDDDR5T Ankündigung am 25. Die Datenraten können durch die Integrität des Power Delivery Network (PDN) begrenzt werden, aber die Analyse eines Vollchip-DRAM mit PDN wird die Simulationszeiten zu sehr verlangsamen.

Die Spitzenspeicherbandbreite pro x64-Kanäle hat über mehrere Generationen hinweg ein stetiges Wachstum gezeigt:

DDR1, 3.2 GB/s bei 2.5 V Versorgung
DDR2, 6.4 GB/s bei 1.8 V Versorgung
DDR3, 12.8 GB/s bei 1.5 V Versorgung
DDR4, 25.6 GB/s bei 1.2 V Versorgung
DDR5, 51.2 GB/s bei 1.1 V Versorgung

Eine große Herausforderung beim Erreichen dieser aggressiven Timing-Ziele ist die Kontrolle der parasitären IR-Abfallprobleme, die während des IC-Layouts des DRAM-Arrays verursacht werden, und unten ist ein Diagramm des IR-Abfalls dargestellt, wobei die rote Farbe ein Bereich mit dem höchsten Spannungsabfall ist, der wiederum der höchste Spannungsabfall ist verlangsamt die Leistung des Speichers.

IR-Drop-Plot min — IR-Drop-Plot des DRAM-Arrays

Die extrahierten Parasiten für einen IC werden in einem SPF-Dateiformat gespeichert, und das Hinzufügen dieser Parasiten für das PDN zu einer SPICE-Netzliste bewirkt, dass der Schaltungssimulator um den Faktor 64 langsamer wird, während die Anzahl der vom PDN hinzugefügten parasitären RC-Elemente gleich ist 3.7-mal mehr als nur Signalstörungen.

Bei SK hynix hat man sich einen pragmatischen Ansatz ausgedacht, um die Simulationslaufzeiten beim Einsatz des zu reduzieren PrimeSim™ Pro Schaltungssimulator auf SPF-Netzlisten einschließlich des PDN unter Verwendung von drei Techniken:

Partitionierung der Netzliste zwischen Power und anderen Signalen
Reduzierung von RC-Elementen im PDN
Steuern der Simulationsereignistoleranz

PrimeSim Pro verwendet Partitionierung, um die Netzliste basierend auf der Konnektivität aufzuteilen, und standardmäßig würden das PDN und andere Signale kombiniert, um sehr große Partitionen zu bilden, was wiederum die Simulationszeiten zu sehr verlangsamte. So sah die größte Partition mit den Standardeinstellungen des Simulators aus:

Größte Partition vor min — Größte Partition, Standardeinstellungen

Eine Option in PrimeSim Pro (primesim_pwrblock) wurde verwendet, um die Größe der größten Partition zu verringern und das PDN von anderen Signalen zu trennen.

Größte Partition nach min — Größte Partition, mit Option: primesim_pwrblock

Das extrahierte PDN im SPF-Format hatte zu viele RC-Glieder, was die Laufzeiten der Schaltungssimulation verlangsamte, so eine Option primesim_postl_rcred wurde verwendet, um das RC-Netzwerk zu reduzieren und gleichzeitig die Genauigkeit zu erhalten. Die RC-Reduktionsoption konnte die Anzahl der RC-Glieder um bis zu 73.9 % reduzieren.

Schaltungssimulatoren wie PrimSim Pro verwenden Matrixmathematik, um Strom und Spannungen in den Netzlistenpartitionen aufzulösen, sodass die Laufzeit direkt mit der Matrixgröße zusammenhängt und wie oft eine Spannungsänderung eine Neuberechnung erfordert. Die Simulatoroption primesim_evtgrid_for_pdn verwendet, und es reduziert die Anzahl der Male, die eine Matrix gelöst werden muss, wenn es kleine Spannungsänderungen im PDN gibt. Das unten in Lila dargestellte Diagramm hat ein X zu jedem Zeitpunkt, zu dem die Matrixlösung im PDN standardmäßig erforderlich war, dann werden in Weiß Dreiecke zu jedem Zeitpunkt angezeigt, zu dem die Matrixlösung mit der Simulatoroption verwendet wird. Die weißen Dreiecke kommen viel seltener vor als die violetten X, was schnellere Simulationsgeschwindigkeiten ermöglicht.

Leistungsereignissteuerung min — Power Event Control, mit Option: primesim_evtgrid_for_pdn

Eine letzte FineSim Pro-Simulatoroption zur Reduzierung der Laufzeiten war primesim_pdn_event_control=a:b, und es funktioniert durch Anwenden einer idealen Stromquelle für a:b, was zu weniger Matrixberechnungen für das PDN führt.

Die Verbesserungen der Simulationslaufzeit durch die kombinierte Verwendung aller FineSim Pro-Optionen waren eine 5.2-fache Beschleunigung.

Zusammenfassung

Die Ingenieure von SK hynix haben sowohl die FineSim- als auch die PrimeSim-Schaltungssimulatoren zur Analyse ihrer Speicherchip-Designs verwendet. Die Verwendung von vier Optionen in PrimeSim Pro hat zu ausreichenden Geschwindigkeitsverbesserungen geführt, um eine vollständige PDN-Analyse mit SPF-Parasiten zu ermöglichen. Ich gehe davon aus, dass Synopsys seine Familie von Schaltkreissimulatoren weiter erneuern und verbessern wird, um den wachsenden Herausforderungen von Speicherchips und anderen IC-Designstilen gerecht zu werden.