Der Wettlauf um 3D-Chips/Verpackungen der nächsten Generation beginnt

Die erste Welle von Chips kommt mit einer Technologie namens Hybrid Bonding auf den Markt und bereitet den Weg für eine neue und wettbewerbsfähige Ära 3D-basierter Chipprodukte und fortschrittlicher Gehäuse.

AMD ist der erste Anbieter, der Chips mit Kupfer-Hybrid-Bonding vorstellt, einer fortschrittlichen Die-Stacking-Technologie, die 3D-ähnliche Geräte und Pakete der nächsten Generation ermöglicht. Hybrid-Bonding stapelt und verbindet Chips mithilfe winziger Kupfer-zu-Kupfer-Verbindungen und bietet so eine höhere Dichte und Bandbreite als bestehende Chip-Stacking-Verbindungsschemata.

AMD nutzt die Hybrid-Bonding-Technologie von TSMC, das kürzlich seine Roadmap in diesem Bereich aktualisiert hat. Auch Intel, Samsung und andere entwickeln Hybrid-Bonding. Und neben AMD schauen sich auch andere Chipkunden die Technologie an.

„TSMC sagt, dass seine Technologie wahrscheinlich von allen High-Performance-Computing-Kunden übernommen wird“, sagte Charles Shi, Analyst bei Needham. „Hybrid-Bonding ist auch bei mobilen Anwendungen auf der Roadmap oder zumindest auf dem Radar aller.“

Kupfer-Hybrid-Bonding ist ein relativ neuer Prozess, der in einer Halbleiterfabrik durchgeführt wird. Es handelt sich um eine fortschrittliche Chip-Stacking-Technologie, die Chip-Kunden einige Wettbewerbsvorteile verschaffen soll. Natürlich ist das Stapeln von Chips nichts Neues und wird schon seit Jahren in Konstruktionen eingesetzt. Neu ist, dass Hybrid-Bonding nahezu monolithische 3D-Designs ermöglicht.

Die meisten Chips erfordern kein Hybridbonden. Bei Verpackungen wird Hybridklebung hauptsächlich für High-End-Designs eingesetzt, da es sich um eine teure Technologie handelt, die mehrere Herstellungsherausforderungen mit sich bringt. Aber es gibt diesen Chipherstellern einige neue Optionen und ebnet den Weg für 3D-Designs der nächsten Generation, Speicherwürfel oder 3D-DRAMs und fortschrittlichere Pakete.

Es gibt verschiedene Möglichkeiten, diese Art von Produkten zu entwickeln, einschließlich des Chiplet-Modells. Für ChipletsBeispielsweise verfügt ein Chiphersteller möglicherweise über ein Menü modularer Dies in einer Bibliothek. Kunden können die Chiplets dann kombinieren und in einen bestehenden Gehäusetyp oder eine neue Architektur integrieren. In einem Beispiel dieser Methodik hat AMD zwei intern entwickelte Chiplets – einen Prozessor und einen SRAM-Chip – gestapelt, was zu einem 3D-Paket führte, das eine Hochleistungs-MPU mit einem Cache-Speicher obendrauf kombiniert. Die Dies werden mittels Hybrid-Bonding verbunden.

Es gibt andere Möglichkeiten, Chiplets zu implementieren. Um ein Design voranzutreiben, entwickelten Anbieter traditionell ein System-on-a-Chip (SoC) und integrieren Sie mit jeder Generation weitere Funktionen auf dem Gerät. Dieser Chip-Skalierungsansatz wird mit jedem Schritt schwieriger und teurer. Während es für neue Designs weiterhin eine Option bleibt, entwickeln sich Chiplets zu einer Alternative für die Entwicklung komplexer Chips.

Bei Chiplets wird ein großer SoC in kleinere Chips oder IP-Blöcke aufgeteilt und zu einem völlig neuen Design zusammengefasst. Theoretisch beschleunigt der Chiplet-Ansatz die Markteinführung bei geringeren Kosten. Hybridbonden ist eines von vielen Elementen, die diese Technologie ermöglichen.

Abb. 1: Die 3D-V-Cache-Technologie von AMD stapelt den Cache auf einem Prozessor. Quelle: AMD

Verpackungslandschaft
Chiplets sind per se keine Verpackungsart. Sie sind Teil einer Methodik, die eine heterogene Integration umfasst, bei der komplexe Chips in einem fortschrittlichen Paket zusammengebaut werden.

IC-Packaging selbst ist ein komplizierter Markt. Die Halbleiterindustrie hat zuletzt rund 1,000 Gehäusetypen entwickelt. Eine Möglichkeit, den Verpackungsmarkt zu segmentieren, besteht in der Verbindungsart, zu der Wirebond, Flip-Chip, Wafer-Level-Packaging (WLP) und Through-Silicon Vias (TSVs) gehören. Verbindungen werden verwendet, um einen Chip in Paketen mit einem anderen zu verbinden.

Obwohl es Bestrebungen gibt, die Packungsdichte zu erhöhen, basieren viele dieser Geräte immer noch auf älteren Technologien wie Drahtbonden und Flip-Chip. Beim Flip-Chip werden winzige Kupferhöcker auf Basis von Lotmaterialien auf der Oberseite eines Chips gebildet. Das Gerät wird dann umgedreht und auf einem separaten Chip oder einer separaten Platine montiert, sodass die Bumps auf Kupferpads landen und elektrische Verbindungen bilden. Beim Flip-Chip liegen die Bump-Abstände auf einem Chip im Bereich von 300 μm bis 50 μm. Ein Pitch bezieht sich auf einen bestimmten Abstand zwischen benachbarten Höckern auf dem Chip.

„Wir sehen immer noch Pakete mit grobem Rastermaß von 140 μm bis 150 μm. Das ist immer noch Mainstream und wird sich so schnell nicht ändern“, sagte Annette Teng, CTO von Promex, der Muttergesellschaft von QP-Technologien.

Mittlerweile werden WLP-Prozesse zur Erstellung von Fan-Out-Paketen verwendet, was ursprünglich eine relativ grobe Technologie war. OSATs arbeiten nun daran, die Dichte der Fan-Outs zu erhöhen, indem sie die Linien und Räume verkleinern und darüber Säulen und andere 3D-Strukturen hinzufügen.

„(Fan-out) stellt einen wichtigen miniaturisierten Gehäusetyp mit hohem Volumen für Smartphones und andere mobile Anwendungen dar“, sagte William Chen, Fellow bei ASE. „Wir verfügen außerdem über einen dynamischen Innovationsbereich, der die Bereiche Hochleistungsrechnen, KI, maschinelles Lernen und mehr bedient.“

Mittlerweile hat sich 2.5D zunehmend zum Mainstream für Hochleistungsanwendungen entwickelt, z Rechenzentren, während die echte 3D-Verpackung gerade erst am Anfang steht. Bei 2.5D werden die Chips gestapelt oder nebeneinander auf einem Interposer platziert, der TSVs enthält. Die TSVs stellen eine elektrische Verbindung von den Chips zur Platine her.

Abb. 2: Beispiele für 2.5D-Gehäuse, High-Density-Fan-Out (HDFO), Gehäuse mit Brücken und Chiplets. Quelle: Amkor

2.5D löst mehrere Probleme. In vielen Systemen sind ein Prozessor, DRAM und andere Geräte auf einer Platine untergebracht. Daten werden zwischen einem Prozessor und einem DRAM übertragen, aber dieser Austausch führt manchmal zu Latenz und erhöhtem Stromverbrauch. Als Reaktion darauf enthalten viele High-End-Systeme 2.5D-Pakete mit ASICs und HBMs. Dadurch kann der Speicher näher an die Verarbeitungsfunktionen herangeführt werden, was einen schnelleren Durchsatz ermöglicht.

Viele dieser Verpackungsoptionen können Chiplets unterstützen, bei denen die Chips entsprechend den Anforderungen eines Chipherstellers gemischt und aufeinander abgestimmt werden. „Das System kann durch die Verwendung der besten Prozessorkomponenten mit einem optimalen Leistungs-/Kosten-Prozessknoten optimiert werden“, sagte Xiao Liu, Senior Program Manager bei Brewer Science.

Mithilfe des Chiplet-Ansatzes haben Anbieter 3D-ähnliche Architekturen entwickelt. Beispielsweise hat Intel kürzlich eine 3D-CPU-Plattform eingeführt. Dieser vereint einen 10-nm-Prozessorkern mit vier 22-nm-Prozessorkernen in einem Paket.

Alle High-End-Pakete verzeichnen ein Wachstum, angetrieben durch KI und andere Anwendungen. „KI beinhaltet Hochleistungsrechnen (HPC). Wir sehen eine große Nachfrage nach Flip-Chip-BGA, die mit KI- oder HPC-Anwendungen verbunden sind. Dazu gehören auch 2.5D-, 3D- oder High-Density-Fan-Out“, sagte Choon Lee, CTO bei JCET.

Jede dieser Verpackungen nutzt einen oder mehrere unterschiedliche Herstellungsprozesse. Was den meisten fortschrittlichen Paketen gemeinsam ist, ist die Verbindungstechnologie. In diesem Fall bestimmt es, wie Sie die Dies in einem Paket stapeln und verbinden.

Intels 3D-CPU, HBM und andere Chips verwenden winzige Kupfer-Mikrobumps als Verbindungsschemata im Gehäuse sowie einen Flip-Chip-Prozess. Bei HBM werden auf jeder Seite der DRAM-Chips winzige Kupferhöcker gebildet. Die Bumps auf diesen Chips werden dann miteinander verbunden, manchmal mithilfe von Thermokompressionsbonden (TCB). Im Betrieb nimmt ein TCB-System die Dies auf, richtet sie aus und verbindet die Chips mit Kraft und Hitze.

Heutzutage weisen die fortschrittlichsten Mikrobumps einen Abstand von 40 μm auf, was einer Bump-Größe von 20 μm bis 25 μm mit einem Abstand von 15 μm zwischen den benachbarten Bumps auf dem Chip entspricht. In der Forschung und Entwicklung arbeiten Anbieter an Geräten mit Bump-Abständen über 40 μm. Hier haben Kunden einige Möglichkeiten. Erstens könnten sie Chips entwickeln, die vorhandene Mikrobumps nutzen. Im Wesentlichen erstrecken sich lötbasierte Mikrobumps heute von 40 μm-Abständen bis hinunter zu 10 μm, wo diesen Schemata die Puste ausgeht.

„Die Handhabung kleiner Lötkappenstücke auf winzigen Löthöckern hat eine eigene Verteilung der verfügbaren Lotmasse zur Folge. Und irgendwann werden diese nicht mehr zuverlässig sein“, sagte Mike Kelly, Vizepräsident für fortschrittliche Verpackungsentwicklung und -integration bei Amkor. „Irgendwo zwischen 20 μm und 10 μm werden Kunden zum Hybridansatz übergehen. Es hat viele Vorteile. Die Kraft zwischen den Würfeln ist gering. Der elektrische Signalweg ist hervorragend.“

Beim Hybrid-Bonding werden die Dies über winzige Kupfer-zu-Kupfer-Verbindungen und nicht über Bumps verbunden. Bei der Verpackung liegt der Ausgangspunkt für das Hybridbonden bei Abständen von 10 μm und mehr.

Sowohl Mikrobumps als auch Hybridbonding sind praktikable Optionen. Kunden können je nach Anwendung das eine oder das andere in Paketen verwenden.

Warum Hybridbonden?
Hybrides Bonden ist nicht neu. Hersteller von CMOS-Bildsensoren verwenden es seit Jahren. Um einen Bildsensor herzustellen, verarbeitet ein Anbieter zwei verschiedene Wafer in einer Fabrik. Der erste Wafer besteht aus einer Vielzahl von Chips, von denen jeder aus einem Pixelarray besteht. Der zweite Wafer besteht aus Signalprozessor-Chips.

Anschließend werden die Wafer mittels Hybrid-Bonding mit Kupfer-Kupfer-Verbindungen auf μm-Ebene miteinander verbunden. Anschließend werden die Chips auf dem Wafer in Würfel geschnitten, wodurch Bildsensoren entstehen.

Dieser Vorgang ist für die Verpackung nahezu identisch. Bei Verpackungen bringt das Hybridkleben jedoch andere Montageherausforderungen mit sich, weshalb es erst vor Kurzem in die Produktion übergegangen ist.

Es ist vielversprechend. Ende letzten Jahres stellte AMD einen Serverprozessor vor, der Hybrid-Bonding nutzt. Kürzlich stellte AMD den Ryzen 7 5800X3D vor, einen High-End-Desktop-Prozessor. Mittels Hybrid-Bonding wird ein 7-nm-SRAM auf einen 7-nm-Prozessor gestapelt und gebondet. Tatsächlich sind 64 MB L3-Cache-Speicher auf dem Prozessor gestapelt, was die Speicherdichte verdreifacht.

Im Bereich Forschung und Entwicklung gibt es dann mehrere Entwicklungen. Beispielsweise hat Imec unter Verwendung von Mikrobumps und Hybrid-Bonding sogenannte 3D-SoCs entwickelt. In 3D-SoCs könnten Sie eine beliebige Anzahl von Chips stapeln, beispielsweise Speicher auf Logik. Dazu entwerfen Sie den Speicher und den Logikchip gemeinsam als einen einzigen SoC.

Hybrid-Bonding ermöglicht die fortschrittlichsten Verbindungen in diesen Geräten. „Um solche 3D-SoC-Schaltkreise zu realisieren, muss der 3D-Verbindungsabstand über den aktuellen Stand der Technik hinaus skaliert werden. Unsere aktuelle Forschung hat die Machbarkeit der Realisierung solcher Verbindungen mit einem Abstand von 7 µm für die Stapelung von Die-zu-Die und einem Abstand von 700 nm für die Wafer-zu-Wafer-Verbindung gezeigt“, sagte Eric Beyne, Senior Fellow, Vizepräsident für Forschung und Entwicklung und Direktor der 3D-Systemintegration Programm bei Imec, in einem Artikel bei IEDM.

Dennoch nutzt AMD die Hybrid-Bonding-Technologie von TSMC, die SoIC genannt wird. Laut AMD bietet die Technologie von TSMC im Vergleich zu Microbumps eine mehr als 200-fache Verbindungsdichte und eine 15-fache Verbindungsdichte. „Dies ermöglicht eine viel effizientere und dichtere Integration mit einem Drittel der Energie pro Signal als konkurrierende Ansätze“, sagte Lisa Su, Präsidentin und CEO von AMD.

In einer Präsentation auf der jüngsten IEDM-Konferenz sagte Douglas Yu, Vizepräsident von TSMC, lieferte weitere Details zur SoIC-Roadmap des Unternehmens. Dies beschreibt den Skalierungspfad für Hybrid-Bonding-Bump-Pitch für Kunden.

Auf der SoIC-Roadmap beginnt TSMC mit einem Bond-Pitch von 9μm, der heute verfügbar ist. Anschließend ist die Einführung eines Rasterabstands von 6 μm geplant, gefolgt von 4.5 μm und 3 μm. Mit anderen Worten: Das Unternehmen hofft, etwa alle zwei Jahre einen neuen Anleihen-Pitch einführen zu können, der jede Generation einen Skalierungsschub von 70 % bietet.

Es gibt mehrere Möglichkeiten, SoIC zu implementieren. Beispielsweise hat AMD einen 7-nm-basierten Prozessor und SRAM entwickelt, die von TSMC hergestellt werden. Anschließend verband TSMC mithilfe von SoIC die Chips mit einem Bondabstand von 9 μm.

Theoretisch könnten Sie im Laufe der Zeit verschiedene fortschrittliche Chips entwickeln und diese mithilfe der TSMC-Technologie in verschiedenen Abständen verbinden.

Natürlich ersetzt die Technologie nicht die herkömmliche Chip-Skalierung. Im Gegenteil, die Chip-Skalierung geht weiter. Sowohl TSMC als auch Samsung steigern ihre 5-nm-Logikprozesse in Forschung und Entwicklung auf 3 nm und mehr.

Einst sorgte der Wechsel von einem Prozessknoten zum nächsten für einen deutlichen Anstieg in Bezug auf Leistung, Leistung und Fläche (PPA) für Chips. An den jüngsten Knotenpunkten nehmen die PPA-Vorteile jedoch ab.

Hybridklebungen sind in vielerlei Hinsicht eine Möglichkeit, Systemen einen Schub zu verleihen. „In der Vergangenheit wurden die meisten PPA-Vorteile durch Silizium erzielt. Früher ließ man es zu, dass die Chip-Skalierung die Systemleistung steigerte. Aber jetzt verliert die Chip-Skalierung als Motor etwas an Fahrt“, sagte Shi von Needham. „Letztendlich möchten Sie über Hybrid-Bonding verfügen, um die PPA auf Systemebene insgesamt anzuheben. Wenn Sie technisch genauer sein möchten, würde ich SoIC als leistungsstarkes Tool im Toolkit positionieren, das TSMC-Kunden zur Verfügung steht. SoIC ist ein großartiger PPA-Booster für bestimmte Workloads.“

Intel, Samsung und andere haben ihre Hybrid-Bonding-Roadmaps nicht veröffentlicht.

Allerdings ist das alles aus architektonischer Sicht nicht so einfach, wie es scheint. 3D-Pakete der nächsten Generation könnten mehrere komplexe Chiplets an verschiedenen Knoten enthalten. Einige Chips könnten mithilfe von Hybridbonding gestapelt und verbunden werden. Andere Chips befinden sich an anderer Stelle im Paket. Es bedarf also einer Reihe von Technologien, um alle Teile miteinander zu verbinden.

„Hybrid-Bonding könnte für diejenigen erforderlich sein, die bei der Entwicklung von Hochleistungs-Computing-Produkten neue Maßstäbe setzen“, sagte Richard Otte, Präsident und CEO von Promex. „Für 2D-Strukturen und -Anwendungen werden Chiplets wahrscheinlich mithilfe hochdichter Methoden miteinander verbunden. Dazu gehören Interposer. 3D-ICs erfordern das Stapeln von Chiplets und damit TSVs und Kupfersäulen sowie die 2D-Verbindungsprozesse mit hoher Dichte.“

Es gibt noch andere Herausforderungen. In einem Paket müssen alle Dies über Die-zu-Die-Verbindungen und -Schnittstellen miteinander kommunizieren. Die meisten dieser Die-zu-Die-Links sind proprietär. Es gibt Bestrebungen, offene Standardlinks zu entwickeln. „Das größte Hindernis auf dem Weg zu Chiplets, das neue IP zu werden, ist die Standardisierung. Damit dies für mehrere Verpackungsanbieter möglich ist, müssen standardisierte/gemeinsame Kommunikationsschnittstellen zwischen Chiplets eingerichtet werden“, sagte Otte.

Herausforderungen bei der Herstellung
An der Fertigungsfront nutzen inzwischen zwei Arten von Montageprozessen Hybridbonden – Wafer-zu-Wafer und Die-zu-Wafer.

Beim Wafer-to-Wafer werden Chips auf zwei Wafern in einer Fabrik verarbeitet. Dann nimmt ein Wafer-Bonder die beiden Wafer und verbindet sie miteinander. Abschließend werden die auf dem Wafer gestapelten Dies in Würfel geschnitten und getestet.

Die-to-Wafer ist eine weitere Option. Wie Wafer-to-Wafer werden Chips in einer Fabrik auf Wafern verarbeitet. Die Dies werden aus einem Wafer gewürfelt. Anschließend werden diese Dies auf einen Basiswafer gebondet. Abschließend werden die auf dem Wafer gestapelten Dies in Würfel geschnitten und getestet.

Abb. 3: Wafer-zu-Wafer-Fluss. Quelle: Leti

Abb. 4: Die-zu-Wafer-Fluss. Quelle: Leti

Von Anfang an ist es wichtig, Stümpfe mit guten Erträgen zu haben. Matrizen mit unterdurchschnittlicher Ausbeute könnten sich auf die Leistung des Endprodukts auswirken. Daher ist es wichtig, im Vorfeld eine gute Teststrategie zu haben.

„Einige der Matrizen weisen möglicherweise Herstellungsfehler auf, die idealerweise während des Tests ausgesiebt werden“, sagte Adel Elsherbini, leitender Chefingenieur bei Intel, während einer Präsentation bei IEDM. „Wenn die Testabdeckung jedoch nicht 100 % beträgt, können einige dieser Chips als gute Chips durchgehen. Das ist eine besondere Herausforderung. Defekte Dies können zu einer geringeren endgültigen Systemausbeute führen, insbesondere wenn die Anzahl der Dies zunimmt.“

Neben einer guten Teststrategie ist ein fundierter Prozessablauf erforderlich. Der Hybrid-Bonding-Prozess findet in einem Reinraum innerhalb einer Halbleiterfabrik statt, nicht wie bei den meisten Gehäusetypen in einem Verpackungsunternehmen.

Es ist wichtig, diesen Prozess in einem hochreinen Reinraum durchzuführen. Reinräume werden nach Reinheitsgraden klassifiziert, die auf der Anzahl und Größe der pro Luftvolumen zulässigen Partikel basieren. Im Allgemeinen verfügen Halbleiterfabriken über Reinräume der ISO-Klasse 5 oder eines Reinraumstandards. Laut American Cleanroom Systems muss ein Reinraum der ISO-Klasse 5 weniger als 3,520 Partikel mit einer Größe von >0.5 µm pro Kubikmeter aufweisen. Ein Reinraum der ISO-Klasse 5 entspricht dem älteren Standard der Klasse 100.

In einigen Fällen wird die IC-Montage bei einem OSAT in Reinräumen der ISO 7 oder Klasse 10,000 oder höher durchgeführt. Dies funktioniert für die meisten Pakettypen, jedoch nicht für Hybrid-Bonding. Dabei könnten winzige Partikel in die Strömung eindringen und zu Geräteausfällen führen.

OSATs könnten sicherlich Anlagen mit ISO-5-Reinräumen bauen, aber das ist ein kostspieliges Unterfangen. Hybridbonden erfordert eine relativ teure Ausrüstung. Darüber hinaus umfasst das Hybridbonden mehrere Schritte, mit denen Halbleiterhersteller eher vertraut sind.

Sowohl beim Wafer-zu-Wafer- als auch beim Die-zu-Wafer-Fluss beginnt der Prozess mit einem einzigen Damascene-Prozess in der Fabrik. Dazu wird auf einer Seite des Wafers eine Siliziumdioxidschicht abgeschieden. Anschließend wird eine Vielzahl winziger Durchkontaktierungen auf der Oberfläche strukturiert. Die Muster werden geätzt, wodurch eine Vielzahl winziger Durchkontaktierungen in µm-Größe auf dem Wafer entsteht.

Anschließend werden Kupfermaterialien über die gesamte Struktur aufgetragen. Die Oberfläche wird mithilfe eines chemisch-mechanischen Poliersystems (CMP) planarisiert. Dieses Werkzeug poliert eine Oberfläche mithilfe mechanischer Kräfte.

Der CMP-Prozess entfernt die Kupfermaterialien und poliert die Oberfläche. Übrig bleibt Kupfermetallisierungsmaterial in den winzigen Durchkontaktierungen.

Der gesamte Vorgang wird mehrmals wiederholt. Letztendlich besteht der Wafer aus einer Handvoll Schichten. Jede Schicht verfügt über winzige Kupferdurchkontaktierungen, die in den angrenzenden Schichten miteinander verbunden sind. Die oberste Schicht besteht aus größeren Kupferstrukturen, sogenannten Bondpads. Dielektrische Materialien umgeben die winzigen Bondpads.

Dennoch ist der Damascene-Prozess, insbesondere CMP, eine Herausforderung. Es erfordert eine präzise Kontrolle über die Oberfläche des Wafers. „[Auf dem Wafer] muss die dielektrische Oberfläche: (1) extrem glatt sein, um starke Anziehungskräfte beim Anbringen der Dies zu gewährleisten; und (2) eine sehr niedrige Topographie, um Hohlräume oder unnötige Spannungen in der dielektrischen Vorverklebung zu vermeiden“, sagte Elsherbini in einem Artikel bei IEDM.

Bei diesen Vorgängen können jedoch mehrere Probleme auftreten. Die Waffeln neigen dazu, durchzuhängen oder sich zu verbiegen. Dann könnte das Werkzeug während des CMP-Prozesses die Oberfläche überpolieren. Die Aussparungen der Kupferpads werden zu groß. Einige Pads verbinden sich während des Klebevorgangs möglicherweise nicht. Bei unzureichender Politur können Kupferrückstände zu Kurzschlüssen führen.

Beim Hybridbonden reichen Standard-CMP-Prozesse möglicherweise nicht aus. „Dies erfordert eine spezielle CMP-Verarbeitung, um das Verhältnis von chemischem zu mechanischem Ätzen sowie die Anzahl der CMP-Schritte zu steuern, um die Ebenheit der dielektrischen Oberfläche aufrechtzuerhalten“, sagte Elsherbini.

Nach dem CMP durchlaufen die Wafer einen Messschritt. Ein Messinstrument misst und charakterisiert die Oberflächentopographie.

„Zu den größten Prozessherausforderungen beim Kupfer-Hybridbonden gehören die Kontrolle von Oberflächendefekten zur Vermeidung von Hohlräumen, die Dicken- und Formmessung auf Waferebene sowie die Kontrolle des Oberflächenprofils auf Nanometerebene zur Unterstützung eines robusten Hybrid-Bond-Pad-Kontakts und die Steuerung der Ausrichtung der Kupferpads auf der Oberseite.“ und Untermatrize“, sagte Stephen Hiebert, Senior Director of Marketing bei UCLA.

Weitere Schritte
Im Anschluss an den Messschritt werden die Wafer einem Reinigungs- und Temperprozess unterzogen. Der Glühschritt aktiviert die Dies.

Von hier aus kann der Prozess in zwei Richtungen verlaufen – Wafer-zu-Wafer oder Die-zu-Wafer. Beim Wafer-to-Wafer haben Sie bereits den ersten Wafer (A) bearbeitet. Anschließend durchläuft ein zweiter Wafer (B) mit Dies den gleichen Prozess (Damascene, CMP, Messtechnik).

Anschließend werden die beiden Wafer (A, B) mittels Hybridbonden verbunden. Die Chips werden auf dem Wafer gewürfelt und getestet. Die resultierenden gestapelten Geräte ähneln 3D-ähnlichen Strukturen.

Beim Die-to-Wafer hingegen würde ein Chiphersteller den ersten Wafer nehmen und die Dies aktivieren. Anschließend werden die Chips auf dem Wafer (A) in Würfel geschnitten und getestet.

Dann durchläuft ein zweiter Wafer (B) einen Damascene-Prozess, gefolgt von CMP und einem Messschritt. Diese Waffel wird nicht gewürfelt und bleibt intakt. Mithilfe eines Bonders werden die Chips des bearbeiteten Wafers (A) gestapelt und auf dem Basiswafer (B) verklebt.

Anschließend werden die Chips auf dem gestapelten Wafer gewürfelt und getestet. Dadurch entstehen wiederum 3D-ähnliche Geräte.

Sowohl für Wafer-zu-Wafer als auch für Die-zu-Wafer können Anbieter dasselbe Wafer-Bonder-System verwenden. Mehrere Anbieter verkaufen diese Systeme für Hybridbonden mit Platzierungsgenauigkeit im Nanometerbereich.

Im Betrieb werden die Dies auf einer Tischeinheit im Waferbonder platziert. Der bearbeitete Wafer wird auf einem separaten Wafertisch im Bonder platziert. Die Chips werden vom Tisch aufgenommen, ausgerichtet und auf dem bearbeiteten Wafer platziert.

Zu diesem Zeitpunkt werden die Bondpads der beiden Strukturen in einem zweistufigen Prozess verbunden: Es handelt sich um eine Dielektrikum-zu-Dielektrikum-Verbindung, gefolgt von einer Metall-zu-Metall-Verbindung. „Direkte Hybridbindung bezieht sich auf die molekulare Bindung zweier Oberflächen, die aus Kupferverbindungen innerhalb einer SiO2-Matrix bestehen“, erklärt Emilie Bourjot, Projektmanagerin für 3D-Integration bei Flüge. „Wenn diese beiden Oberflächen bei Raumtemperatur in engen Kontakt kommen, erzeugen Van-der-Waals-Bindungen eine Haftung. Diese Bindungen werden dann nach einem thermischen Budget in kovalente und metallische Bindungen umgewandelt.“

Der Klebevorgang ist eine Herausforderung. „Der erste zu berücksichtigende Punkt ist die Platzierungsgenauigkeit und der Durchsatz. Wir müssen eine extrem feine Tonhöhe unterstützen. Wir müssen in der Lage sein, die Chips sehr genau zu platzieren“, sagte Elsherbini von Intel. „Dies wird durch Designoptimierungen erreicht, um sicherzustellen, dass die Ausrichtungsmarken sehr gut sichtbar und kontrastreich sind, ohne jedoch zu viel der aktiven Chipfläche zu beanspruchen.“

Der Bonder kann diese Aufgaben übernehmen, die Herausforderung besteht jedoch darin, unerwünschte Partikel und Oberflächendefekte im Fluss zu verhindern. Ein winziger Partikel kann zu Hohlräumen in den Bondpads führen. Wenn auch nur ein 100-nm-Partikel in die Bondpads eindringt, kann dies zu Hunderten fehlerhaften Verbindungen führen.

Zusammenfassung
Hybridbonden ist ein komplexer, aber vielversprechender Prozess. Es ermöglicht eine neue Klasse von Chips und Gehäusen.

AMD ist der erste, der diesen Ansatz nutzt, andere werden jedoch bald folgen. Das Rennen hat gerade erst begonnen.

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Quelle: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/