Herausforderungen beim Design von drahtgebundenen Hochgeschwindigkeitssendern

Von Samad Parekh und Noman Hai

Der Bedarf an Netzwerkgeräten mit höherer Bandbreite sowie Konnektivität in der Cloud und in Hyperscale-Rechenzentren treibt den Übergang der Switch-Technologie von 25T (Terabyte) auf 50T und bald auf 100T voran. Die Branche hat sich für Ethernet entschieden, um den Switch-Markt voranzutreiben, und nutzt heute die 112G-SerDes-Technologie sowie Architekturen der nächsten Generation, die für den Betrieb mit 224 Gbit/s ausgelegt sind. Diese Datenraten stellen den gesamten SerDes-Transceiver vor extreme Herausforderungen. In diesem Artikel werden einige der Herausforderungen untersucht, die sich bei Hochgeschwindigkeitssendern stellen, darunter die Wahl der Multiplexer-Architekturen, das Design von Entzerrern, Datenserialisierungsraten, die Auswahl des geeigneten Ausgangstreibers und die Gewährleistung der Signalintegrität.

Herausforderungen bei Serialisierung und Multiplexing

Beginnen wir mit einer Einführung in die Gesamtstruktur eines drahtgebundenen Senders. Der Sender (TX) nimmt mehrere parallele Datenströme mit niedrigerer Rate auf, serialisiert sie in einen einzigen Datenstrom mit höherer Rate und überträgt ihn so über den Kanal, dass die Daten am anderen Ende erkennbar sind.

Abb. 1: Blockschaltbild eines TX.

Die Daten gelangen zunächst in eine Reihe von Multiplexern (MUX), wo jede aufeinanderfolgende Stufe die Anzahl der Eingänge halbiert und die Datenrate am Ausgang verdoppelt, bis ein Datenstrom vorliegt. Betrachten Sie den Fall mit 112 Gbit/s, bei dem 64 Eingänge mit 1.75 Gbit/s ausgeführt werden und serialisiert werden müssen. Während für die ersten Stufen CMOS-Logik verwendet werden kann, können die späteren Stufen CML-basiert (Current Mode Logic) sein, um höhere Schaltgeschwindigkeiten zu ermöglichen und den Kompromiss zwischen Leistung und Geschwindigkeit zu erfüllen [1].

Eine TX-Architektur mit voller Rate ist unten dargestellt.

Abb. 2: Eine Full-Rate-TX-Architektur.

Für das letzte Flip-Flop (FF) gelten strenge Timing- und Taktungsanforderungen. Wenn wir jedoch in der Kette nach oben gehen, teilt sich die Zeit und die Anforderungen an die Zeiteinteilung werden ebenfalls gelockert. In Abbildung 2 sind die Serialisierungsstufen als 2:1-MUX mit fünf Latchs dargestellt, und diese spezielle MUX-Struktur kann in den Serialisierungsstufen fortgesetzt werden. Es sind jedoch auch andere MUX-Architekturen verfügbar, darunter MUX mit drei Latch, MUX mit einem Latch, MUX ohne Latch oder eine Kombination dieser Schaltkreise.

Entzerrungstechniken für Hochgeschwindigkeitssender

Nachdem die Daten serialisiert wurden, müssen sie ausgeglichen werden, um den frequenzabhängigen Verlust des Kommunikationskanals auszugleichen. Am häufigsten wird dieser Ausgleich mit einem zeitdiskreten Feed Forward Equalizer (FFE) durchgeführt. Zeitdiskrete FFE-Architekturen bieten den Vorteil einer rauscharmen Verstärkung, der Möglichkeit, Vorläufer zu löschen und die Abgriffgewichte genau zu steuern, sowie Effizienz im Hinblick auf die Schaltungsrealisierung auf dem Chip. Abbildung 3 unten zeigt eine im Diagramm dargestellte Wellenform PrimeWave-Designumgebung wie ein FFE ein geschlossenes Auge ausgleichen kann.

Abb. 3: Ein FFE-Beispiel, das ein offenes Auge nach der FFE-Entzerrung zeigt, simuliert in PrimeSim.

Die Branche ist im Laufe der Zeit zu flexibleren, DSP-DAC-basierten Architekturen übergegangen, bei denen Modulation und FFE-Entzerrung im digitalen Bereich erfolgen, wie in Abbildung 4 dargestellt.

Abb. 4: Analoge vs. DSP-basierte TX-Architektur.

Die TX-DAC-Auflösung wird durch die FFE-Auflösung bestimmt, die für verschiedene Protokolle angegeben ist. Für Ethernet-Anwendungen beträgt die DAC-Auflösung etwa 7 Bit und kann als binäre oder Thermometer-codierte Slices oder eine Kombination aus beidem implementiert werden. Die Designentscheidung ist der Kompromiss zwischen Linearität, Ausgangskapazität, Fläche und Stromverbrauch.

Auswahlmöglichkeiten für die Datenserialisierungsrate: Halbe Rate, Viertelrate und Oktalrate

Die Wahl der endgültigen Datenserialisierungsrate ist eine sehr wichtige Entwurfsentscheidung, da eine höhere Rate die Anforderungen an die Taktgeschwindigkeit lockert und den Stromverbrauch auf Kosten einer höheren Anzahl von Taktphasen und einer größeren Ausgangskapazität des Multiplexers senkt. In Abbildung 5 ist eine TX-Architektur mit halber Rate dargestellt, die das letzte Flip-Flop entfernt und beide Phasen des geteilten Takts nutzt.

Abb. 5: Eine TX-Architektur mit halber Rate.

Der Arbeitszyklus dieser beiden Phasen beeinflusst jedoch die Qualität des endgültigen Ausgangsauges. Dieses Konzept der Half-Rate-Architektur kann auf Viertel- oder Oktal-Rate-MUX erweitert werden. Der Kompromiss bei der Designauswahl ist in Abbildung 6 dargestellt. Basierend auf aktuellen Untersuchungen nutzen 100-Gbit/s-Sender aufgrund der geringeren Anforderungen an die Taktgeber eine Viertelratenarchitektur.

Abb. 6: Datenrate vs. Taktfrequenz.

Vergleich der Ausgangstreiberoptionen für Multiplexer: Current Mode Logic vs. Source-Series Terminated

Der endgültige Ausgang des MUX muss mit genügend Schwingung über den Kanal getrieben werden, um Kanalverluste auszugleichen und gleichzeitig den Stromverbrauch unter Kontrolle zu halten. Für den Ausgangstreiber gibt es hauptsächlich zwei Möglichkeiten: Current Mode Logic (CML) und Voltage Mode Logic (VML), auch Source-Series Terminated (SST) genannt, die in Abbildung 7 dargestellt sind. Die Vor- und Nachteile der Treiber werden zusammengefasst in Tabelle 1.

Abb. 7: CML- und SST-basierte Treiber.

Tabelle 1: Vergleich von CML- und SST-basierten Treibern.

Optimierung der Signalintegrität

Das Pad Matching Network (PMN) ist für die Signalintegrität des Ausgangsauges sehr wichtig. Obwohl einfache T-Spule und Pi-Spulen in Anwendungen mit weniger als 50 GHz für Datenraten über 100 Gbit/s verwendet wurden 9^th Ein LC-Netzwerk mit hoher Ordnung wird normalerweise verwendet, um den Treiber, die ESD und die Kapazität des Ausgangspads zu isolieren, wie in Abbildung 8 dargestellt. Diese Anordnung erweitert theoretisch die Ausgangsbandbreite um den Faktor 2.8. Das Design muss hinsichtlich Bandbreite, Rückflussdämpfung und Gruppenverzögerung optimiert werden und erfordert häufig eine umfassende elektromagnetische 3D-Modellierung und Simulation von Chip und Gehäuse, die mithilfe von ermöglicht wird Synopsys Custom Design-Plattform.

Abb. 8: Pad-Matching-Netzwerk.

Synopsys 224G & 112G Ethernet IP

Als branchenweit führender Anbieter von Hochgeschwindigkeits-SerDes-IPSynopsys bietet ein umfassendes Portfolio mit führender Leistung, Leistung und Fläche, das es Entwicklern ermöglicht, die effizienten Konnektivitätsanforderungen von Hochleistungs-Computing-SoCs zu erfüllen. Die Designteams von Synopsys haben verschiedene neuartige Methoden zur Lösung der Designherausforderungen entwickelt, die 800G/1.6T-Hochleistungs-Computing-SoCs mit sich bringen 224G Ethernet PHY IP und 112G Ethernet PHY IP. Besuchen Sie uns auf der ISACS 2023, wo wir einen halbtägigen Vortrag halten werden Lernprogramm für eine ausführlichere Diskussion zu diesem Thema.

Noman Hai ist Manager des Analog-Design-Teams in der IP Solutions Group bei Synopsys.

Referenz

[1] B. Razavi, „Breaking the Speed-Power Tradeoffs in Broadband Circuits: Reviewing design Techniques for Transceivers up to 56 GHz“, in IEEE Nanotechnology Magazine, Bd. 16, Nr. 3, S. 6–15, Juni 2022, doi: 10.1109/MNANO.2022.3160770.

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• Quelle: https://semiengineering.com/design-challenges-of-high-speed-wireline-transmitters/