Chiplets öffnen die Büchse der Pandora – Semiwiki

Neuauflage von Plato

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Chiplet

Chiplets haben einen Designbereich vereinfacht, aber an einer anderen Stelle die Büchse der Pandora geöffnet. Die Simulationskomplexität jedes einzelnen Chiplet ist niedriger, aber jetzt ist die Chiplet-zu-Chiplet-Verbindung komplex geworden. Die Leute experimentieren mit verschiedenen Verbindungsprotokollen, Variationen von UCIe, modifizieren UCIe-Einstellungen, Schnittstellengeschwindigkeiten, Anzahl der physikalischen Schichten und so weiter. Fügen Sie dem Mix nun Legacy-Standards wie AXI, neue Protokolle wie PICe6.0 und Cache-Kohärenz hinzu.

Insgesamt ergibt sich so eine völlig neue Reihe von Experimenten. Eines, bei dem die herkömmliche Emulation und RTL-Modellierung nicht funktionieren. Sie müssen sich zunächst um einen Architektur-Kompromiss kümmern und nicht nur um die Auswahl der Komponenten. Dies bedeutet, dass Sie eine Verkehrsanalyse, Anwendungspartitionierung, Systemdimensionierung und Auswirkungen verschiedener Arten von physikalischen Schichten durchführen müssen. Außerdem wird der Benchmark je nach Anwendung sehr unterschiedlich ausfallen.

Die UCIe-Spezifikation ist neu und es gibt keine klaren Benchmarks. Außerdem bietet die UCIe-Spezifikation nur Hinweise zu Latenz und Leistung. Beides sind strenge Anforderungen. Dies bedeutet, dass eine Power-Performance-Area-Studie unumgänglich ist. Da Sie über eine Protokoll-Protokoll-Protokoll-Konvertierung wie PCIe 6.0 zu UCIe zu AXI verfügen, ist der Modellierungsaufbau komplex.

Eine Lösung besteht darin, sich die Systemmodellierung mit anzusehen VisualSim für Mirabilis Design. Sie haben kürzlich ein UCIe-IP-Modell auf Systemebene eingeführt und werden eine Reihe von Anwendungsfällen der Verbindung demonstrieren Chiplet-Gipfel. Um Designern Orientierung zu geben, haben sie einen Leitfaden mit vielen Anwendungsfällen, erwarteten Leistungs-Leistungs-Ergebnissen und Optimierungsmöglichkeiten veröffentlicht. Sie haben sowohl eine Vortragspräsentation als auch einen Stand auf dem Gipfel. Ich hoffe dich dort zu sehen!

Hier ist auch der Link zu einem Papier, das die Leute bekommen können: Leistungsmodellierung eines heterogenen Computersystems basierend auf der UCIe Interconnect Architecture

Abstract:

Heutige komplexe Chipdesigns an Spitzenknoten bestehen im Allgemeinen aus mehreren Dies (oder Chiplets). Der Ansatz ermöglicht Formen unterschiedlicher Hersteller oder Prozesse sowie wiederverwendbares IP. Designer benötigen ein Modell auf Systemebene, um verschiedene Implementierungen solch komplexer Situationen zu bewerten.

Ein Beispielsystem besteht aus einem I/O-Chiplet, einem Low-Power-Core-Chiplet, einem Hochleistungs-Core-Chiplet, einem Audio-Video-Chiplet und einem analogen Chiplet, die über den Universal Chiplet Interconnect Express (UCIe)-Standard miteinander verbunden sind.

Unser Team berücksichtigte mehrere Szenarien und Konfigurationen, darunter erweiterte und Standardpakete, verschiedene Verkehrsprofile und Ressourcen sowie einen Retimer, um die Reichweite zu erweitern und Ereignisse bei Zeitüberschreitung auszuwerten. Die Ermittlung der Stärken und Schwächen der UCIe-Verbindung für Missionsanwendungen hat uns geholfen, die optimale Konfiguration für jedes Subsystem zu erhalten, um Leistungs-, Leistungs- und Funktionsanforderungen zu erfüllen.

Über Mirabilis Design Inc.

Mirabilis Design ist ein Softwareunternehmen aus dem Silicon Valley, das Software- und Schulungslösungen zur Identifizierung und Beseitigung von Risiken in der Produktspezifikation, zur genauen Vorhersage der für die Entwicklung des Produkts erforderlichen Personal- und Zeitressourcen und zur Verbesserung der Kommunikation zwischen verschiedenen Ingenieuren anbietet
Mannschaften.

VisualSim Architect kombiniert geistiges Eigentum, Modellierung auf Systemebene, Simulation, Umgebungsanalyse und Anwendungsvorlagen, um die Modellkonstruktion, Simulation, Analyse und RTL-Verifizierung deutlich zu verbessern. Die Umgebung ermöglicht es Designern, schnell zu einem Design zu gelangen, das vielfältige voneinander abhängige Zeit- und Leistungsanforderungen erfüllt. Es wird sehr früh im Designprozess parallel zur schriftlichen Spezifikation (und als Hilfe dafür) und vor einer Implementierung (z. B. RTL, Softwarecode oder Schaltplan) des Produkts verwendet.