Strømforsyningsnetværksanalyse i DRAM-design

Genudgivet af Platon

Abonnenter: 0

Min IC-designkarriere startede med DRAM-design tilbage i 1978, så jeg har holdt øje med udviklingen inden for dette område af hukommelsesdesign for at bemærke designudfordringerne, procesopdateringer og innovationer undervejs. Synopsys var vært for en hukommelsesteknologi symposium i november 2022, og jeg havde mulighed for at se en præsentation fra SK hynix-ingeniører, Tae-Jun Lee og Bong-Gil Kang. DRAM-chips har nået høj kapacitet og hurtige datahastigheder på 9.6 gigabit pr. sekund, ligesom de seneste LPDDDR5T annoncering den 25. januar. Datahastigheder kan begrænses af integriteten af Power Delivery Network (PDN), men alligevel vil analyse af en fuld-chip DRAM med PDN sænke simuleringstiden for meget.

Den maksimale hukommelsesbåndbredde pr. x64-kanaler har vist en stabil vækst på tværs af flere generationer:

DDR1, 3.2 GB/s ved 2.5V forsyning
DDR2, 6.4 GB/s ved 1.8V forsyning
DDR3, 12.8 GB/s ved 1.5V forsyning
DDR4, 25.6 GB/s ved 1.2V forsyning
DDR5, 51.2 GB/s ved 1.1V forsyning

En stor udfordring i at opfylde disse aggressive timingmål er at kontrollere de parasitære IR-faldsproblemer forårsaget under IC-layoutet af DRAM-arrayet, og vist nedenfor er et plot af IR-fald, hvor den røde farve er et område med det højeste spændingsfald, som igen viser forsinker hukommelsens ydeevne.

IR drop plot min — IR-dropplot af DRAM-array

De ekstraherede parasitter for en IC gemmes i et SPF-filformat, og tilføjelse af disse parasitter for PDN til en SPICE-netliste får kredsløbssimulatoren til at bremse med en faktor 64X, mens antallet af parasitære RC-elementer tilføjet af PDN er 3.7 gange mere end blot signalparasitter.

Hos SK hynix kom de op med en pragmatisk tilgang til at reducere simuleringstiden ved brug af PrimeSim™ Pro kredsløbssimulator på SPF-netlister inklusive PDN ved at bruge tre teknikker:

Opdeling af netlisten mellem strøm og andre signaler
Reduktion af RC-elementer i PDN
Styring af simulationshændelsestolerance

PrimeSim Pro bruger partitionering til at opdele netlisten baseret på tilslutning, og som standard ville PDN og andre signaler kombineres for at danne meget store partitioner, hvilket igen bremsede simuleringstider for meget. Her er, hvordan den største partition så ud med standard simulatorindstillinger:

Største skillevæg Før min — Største partition, standardindstillinger

En mulighed i PrimeSim Pro (primesim_pwrblock) blev brugt til at skære ned på størrelsen af den største partition og adskille PDN fra andre signaler.

Største skillevæg efter min — Største partition, ved hjælp af option: primesim_pwrblock

Den udtrukne PDN i SPF-format havde for mange RC-elementer, hvilket sænkede kredsløbssimuleringens køretider, så en mulighed kaldet primesim_postl_rcred blev brugt til at reducere RC-netværket, samtidig med at nøjagtigheden blev bevaret. RC-reduktionsmuligheden var i stand til at reducere antallet af RC-elementer med op til 73.9 %.

Kredsløbssimulatorer som PrimSim Pro bruger matrixmatematik til at løse strøm og spændinger i netlistepartitionerne, så kørselstid er direkte relateret til matrixstørrelse og hvor ofte en spændingsændring kræver genberegning. Simulatormuligheden primesim_evtgrid_for_pdn blev brugt, og det reducerer antallet af gange, en matrix skal løses, når der er små spændingsændringer i PDN. Diagrammet nedenfor vist i lilla har et X på hvert tidspunkt, hvor matrixløsning i PDN var påkrævet som standard, og derefter vises i hvidt trekanter på hvert tidspunkt, hvor matrixløsning bruges med simulatorindstillingen. De hvide trekanter forekommer meget sjældnere end de lilla X'er, hvilket muliggør hurtigere simuleringshastigheder.

Power Event Control min — Power Event Control, ved hjælp af option: primesim_evtgrid_for_pdn

En sidste FineSim Pro-simulator-mulighed, der blev brugt til at reducere kørselstider, var primesim_pdn_event_control=a:b, og det virker ved at anvende en ideel strømkilde til a:b, hvilket resulterer i færre matrixberegninger for PDN.

Forbedringerne af simuleringens runtime ved at bruge alle FineSim Pro-mulighederne kombineret var en hastighed på 5.2 gange.

Resumé

Ingeniører hos SK hynix har brugt både FineSim- og PrimeSim-kredsløbssimulatorerne til analyse i deres hukommelseschipdesign. Brug af fire muligheder i PrimeSim Pro har givet tilstrækkelige hastighedsforbedringer til at tillade fuld-chip PDN-analyse med SPF-parasitter inkluderet. Jeg forventer, at Synopsys vil fortsætte med at innovere og forbedre deres kredsløbssimulatorfamilie for at imødekomme de voksende udfordringer med hukommelseschip og andre IC-designstile.