Cadence Virtuoso 有什么新功能？

回来了 1991 Cadence 首次宣布了 Virtuoso 产品名称，32 年后的今天，该产品仍然存在并且表现良好。 Cadence 的 Steven Lewis 向我介绍了他们称之为新事物的最新情况 大师工作室，这都是关于现实世界的定制 IC 设计。 在这 32 年里，我们看到半导体工艺沿着摩尔定律前进，从使用平面 CMOS 的 600 纳米，缩小到 22 纳米以下的 FinFET 时代，并在 3 纳米节点达到 GAA。 显然，随着更小的节点带来新的物理效应，需要对其进行建模和仿真以确保首次硅片成功，EDA 工具的需求已经发生了变化。

Cadence Virtuoso Studio 的重点是通过六个领域帮助 IC 设计人员应对当今的挑战：

• 工艺复杂性增加
• 处理 10,000 次电路仿真
• 设计自动化和电路迁移
• 异构集成
• AI
• 签核、设计内验证和分析

大师级ADE （模拟设计环境）允许电路工程师通过原理图捕获和电路仿真来探索他们的模拟、混合信号和 RFIC 设计。 Virtuoso ADE 的架构经过了改进，可以更好地进行作业控制，减少 RAM 使用，并通过使用云加速模拟。 例如，在 10,000 次模拟中运行 Spectre 所需的 RAM 从 420MB 减少到仅 18MB，用于模拟监控，而表达式评估 RAM 则从 420MB 减少到仅 280MB。

更新到 Virtuoso 布局套件 包括四种布局布线技术选择，每种技术都适合通过 Virtuoso 环境处理手头的独特任务：

四大P&R技术

DRC 和 LVS 运行是物理验证的一部分，并且以批处理模式运行这些、修复和重复，会导致较长的开发进度。 设计内验证允许在处理 IC 布局时交互式使用 DRC 和 LVS，因此可以快速突出显示有关更改内容的反馈，从而提高生产效率。 使用 Virtuoso Layout Suite 的布局设计师可以通过使用以下方法进行设计内验证： 飞马 DRC和LVS技术。

小芯片、2.5D 和 3D 封装跨越了传统上独立的 PCB、封装和 IC 设计领域。 Virtuoso Studio 通过以下方式实现封装、模块和 IC 的协同设计和验证：

展望不久的将来，您可以期待看到有关如何应用人工智能自动从模拟原理图转变为基于机器学习和规范的布局的详细信息。 这些自动生成的试验布局将进一步加快劳动密集型流程。 人工智能应用的第二个发展领域是将定制模拟 IP 迁移到新工艺节点的问题。 敬请关注。

Virtuoso Studio 的早期客户包括负责 IC 和封装协同设计的 Analog Devices、联发科技的领先 IC 消费类设计以及瑞萨电子基于人工智能的流程迁移。

总结

Virtuoso Studio 在 23.1 版本中加入了一些令人印象深刻的新功能，IC 设计团队可以开始使用这些功能来提高工作效率。 Virtuoso 基础设施已经改变，以应对摩尔定律的挑战，10,000 次电路仿真的模拟是实用的，支持 RFIC 和模块 2.5D/3D 协同设计，设计内 DRC/LVS 验证所需的时间大大减少，并且 AI被应用于自动化模拟任务。

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• Sumber: https://semiwiki.com/eda/327556-whats-new-with-cadence-virtuoso/