DRAM 设计中的供电网络分析

由柏拉图重新发布

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我的 IC 设计生涯始于 1978 年的 DRAM 设计，因此我一直关注内存设计这一领域的发展，以注意沿途的设计挑战、工艺更新和创新。 Synopsys 主办了一个内存技术研讨会 2022 年 9.6 月，我有机会观看了 SK 海力士工程师 Tae-Jun Lee 和 Bong-Gil Kang 的演讲。 DRAM 芯片已达到每秒 XNUMX 吉比特的高容量和快速数据速率，就像最近的 LPDDR5T 25月XNUMX日公告。数据速率可能会受到供电网络 (PDN) 完整性的限制，但使用 PDN 分析全芯片 DRAM 会大大减慢仿真时间。

每个 x64 通道的峰值内存带宽在几代人中稳步增长：

DDR1，3.2V 电源时 2.5 GB/s
DDR2，6.4V 电源时 1.8 GB/s
DDR3，12.8V 电源时 1.5 GB/s
DDR4，25.6V 电源时 1.2 GB/s
DDR5，51.2V 电源时 1.1 GB/s

实现这些激进的时序目标的一大挑战是控制 DRAM 阵列的 IC 布局期间引起的寄生 IR 压降问题，下面显示的是 IR 压降图，其中红色是电压降最高的区域，反过来减慢内存的性能。

提取的 IC 寄生效应以 SPF 文件格式保存，将 PDN 的这些寄生效应添加到 SPICE 网表会导致电路仿真器速度降低 64 倍，而 PDN 添加的寄生 RC 元件数量为不仅仅是信号寄生效应的 3.7 倍。

在 SK hynix，他们提出了一种务实的方法来减少使用 PrimeSim™ 专业版 SPF 网表上的电路模拟器，包括 PDN，使用三种技术：

在电源和其他信号之间划分网表
减少 PDN 中的 RC 元素
控制模拟事件容差

PrimeSim Pro 使用分区根据连通性划分网表，默认情况下 PDN 和其他信号会组合形成非常大的分区，这反过来又会大大减慢仿真时间。这是默认模拟器设置下最大的分区的样子：

PrimeSim Pro 中的一个选项（primesim_pwrblock) 用于减少最大分区的大小，将 PDN 与其他信号分开。

min 后的最大分区 — 最大分区，使用选项：primesim_pwrblock

提取的 SPF 格式的 PDN 有太多的 RC 元素，这会减慢电路仿真运行时间，因此一个名为 primesim_postl_rcred 用于减少 RC 网络，同时保持精度。 RC 减少选项能够将 RC 元素的数量减少多达 73.9%。

PrimSim Pro 等电路模拟器使用矩阵数学来求解网表分区中的电流和电压，因此运行时间与矩阵大小以及电压变化需要重新计算的频率直接相关。模拟器选项 primesim_evtgrid_for_pdn 被使用，它减少了每当 PDN 中有小的电压变化时需要求解矩阵的次数。下面以紫色显示的图表在默认情况下需要在 PDN 中进行矩阵求解时在每个时间点都有一个 X，然后以白色显示的是在使用模拟器选项进行矩阵求解的每个时间点的三角形。白色三角形比紫色 X 出现的频率低得多，从而实现更快的模拟速度。

电源事件控制分钟 — 电源事件控制，使用选项：primesim_evtgrid_for_pdn

用于减少运行时间的最终 FineSim Pro 模拟器选项是 primesim_pdn_event_control=a:b，它通过为 a:b 应用理想电源来工作，从而减少 PDN 的矩阵计算。

通过结合使用所有 FineSim Pro 选项，仿真运行时间得到改进，速度提高了 5.2 倍。

总结

SK hynix 的工程师一直在使用 FineSim 和 PrimeSim 电路模拟器在他们的内存芯片设计中进行分析。在 PrimeSim Pro 中使用四个选项已经提供了足够的速度改进，可以进行包含 SPF 寄生效应的全芯片 PDN 分析。我预计 Synopsys 将继续创新和改进其电路仿真器系列，以应对存储芯片和其他 IC 设计风格日益增长的挑战。