为倒装芯片制造更小的凸块的挑战越来越大

人们正在开发新的凸块结构，以在倒装芯片封装中实现更高的互连密度，但它们复杂、昂贵且制造越来越困难。

对于高引脚数的产品， 倒装芯片 [1] 封装长期以来一直是一种流行的选择，因为它们利用整个芯片区域进行互连。该技术从 1970 世纪 4 年代就开始使用，从 IBM 的 C1990（受控塌陷芯片连接）开始，但真正广泛使用是在 XNUMX 年代。

从那时起，凸点技术不断发展，以应对存储器、高性能计算和移动计算设备所需的不断增加的功率和信号连接密度。满足这一需求需要新的互连技术来实现更小的凸点间距，目前该技术正在生产中。

随着时间的推移，倒装芯片互连的路线图从无铅凸块发展到铜柱，然后发展到铜微凸块。间距尺寸不断缩小，这反过来又给凸块和粘合带来了制造挑战。

图 1：倒装芯片技术的音高范围。来源：A. Meixner/半导体工程

图 2：倒装芯片元件。来源： 维基百科上的数据

“在倒装芯片领域——250微米间距及以下——最初是锡铅凸块，而重大举措之一就是无铅化。但是当你开始达到 100 微米或以下时，你开始看到更多的铜柱，尽管当我们看到高达 250 微米的铜柱时存在重叠，” Promex 工业。 “在 250 微米的间距下，我们看到了 130 微米的凸块尺寸或铜柱直径。一旦我们达到 100 微米的间距，它的直径就是 80 微米。我见过的最小的间距是 62.5 微米，柱子直径是 40 微米。我预计很快就会开始看到 50 微米的间距。”

基本的倒装芯片工艺在电路制造之后开始，此时在芯片表面创建金属焊盘以连接到 I/O。接下来是晶圆凸点，其中焊球沉积在每个焊盘上。然后将晶圆切割，并将这些芯片翻转并定位，使焊球与基板焊盘对齐。然后，通常使用热空气将焊球熔化/回流，并且通常使用毛细管作用用电绝缘粘合剂对安装的芯片进行底部填充。 [1]

图 3：倒装芯片制造工艺。资料来源：维基百科

转向铜柱或微凸块需要光刻来创建这些结构。

“铜柱通常使用在 130μm 节距以下，因为铜柱不是圆形焊料凸块，而是主要是顶部有焊料的铜柱，” Amkor技术。 “这使得铜柱凸块可以更靠近地放置在一起，而不会在组装回流期间出现焊料连接在一起的风险 - 通常，〜40 µm Cu +〜25 µm。”

主题也有不同的变化。 “微凸块是硅与硅之间互连的常用术语，它略有不同，因为 CTE（热膨胀系数）通常是相同的，”工程/技术营销高级总监 Mark Gerber 说道在 日月光集团。 “铜柱使用的一些通用设计规则是相同的，但平坦的表面形貌和低应力接头允许使用底部填充的灵活性。这也可以驱动各个凸点间距。如今，由于前面提到的布线考虑因素，对于所使用的晶圆级或晶圆厂级布线，35μm 凸块全阵列间距是可能的。”

异构集成路线图 [2] 描述了封装的各个方面，包括从焊线到硅通孔的芯片到基板互连。对于倒装芯片封装，芯片到基板互连、基板重新分布区域以及基板到板互连都在制造限制中发挥着作用。

图 4：倒装芯片封装的概念图。来源：A. Meixner/半导体工程

异构集成路线图 [8] 第 3 章记录了当前和预计的封装技术发展前景。每种倒装芯片互连技术的最小间距见第 1 小节（第 8.7 页）的表 41。

基板互连（将封装连接到电路板的部分）的相应表可在第 8.8 小节（第 43 页）中找到。

随着互连技术的每一次变化，都会出现新的工艺及其限制，从而推动创新、良率管理和缺陷检查。

突破技术限制
凸点技术通过间距、尺寸、高度以及电气和机械特性来衡量。热考虑因素因材料的 CTE 不匹配而异。对于较大的芯片和晶圆来说，翘曲是一个令人担忧的问题，在芯片贴装之前对晶圆进行背面研磨会加剧翘曲。

ASE 的 Gerber 表示：“每种互连类型的间距限制都有许多驱动因素。” “从传统焊料凸块倒装芯片互连开始，间距能力由底部填充的塌陷高度、走线布线的捕获焊盘间距、凸块到凸块短路风险的捕获焊盘间距以及其他几个与间距相关的敏感性决定。预安装凸块高度具有定义的高度，但正如 IBM 定义的 C4 术语——受控塌陷芯片连接——焊料凸块的直径和定位焊盘尺寸将决定互连的“塌陷或最终高度”。这是使用与间距相关的焊料凸块的主要间距限制因素。”

凸块高度由设计决定，也由加工选择决定。 

“对于标准电镀焊料凸块和铜柱凸块，预组装凸块高度通常约为 70μm 至 75μm，组装后塌陷的凸块高度约为 50μm，以便为凸块之间的底部填充流动留出 x、y、z 空间。微凸块的凸块高度要低得多，并且需要电镀更少的焊料。具体来说，微凸块的高度可以小于 10μm，并且根据间距和最终需求降低铜和焊料高度，”Amkor 的 Scott 说道。 “标准电镀焊料凸块通常用于 130μm 至 250μm 的间距。当预组装凸块高度低于 130μm 时，凸块之间没有足够的 x-y 空间。”

创建铜柱比焊料凸块需要更多的处理步骤。

“当我们过渡到芯片到芯片的世界时，技术就不同了，因为现在你处理的是晶圆，与芯片到基板相比，平面晶石非常好。首先，您创建铜柱，在将要获得焊料或铜柱的初始晶圆上，首先有凸块下金属 (UBM)。它是一个小盖子，盖在向下进入硅的开口上。然后我们用它制作一个铜芯，然后在上面放一个锡帽。那么接收晶圆，它们看起来就像有一个 UBM 焊盘，上面通常有一些镍金类型的电镀，所以它很漂亮而且原始，”Promex Industries 的 Schaefer 解释道。因此，您不会像层压基板那样有轻微的压痕，而是会轻微挤压。我们发现我们能够实际湿焊它们，而无需“焊盘上的焊料”。这就是它们的设计和制造方式。它的作用几乎就像焊料和焊盘，因为它是一个小圆顶，而不是试图进入孔内。”

铜柱形成所需的光刻步骤以及基板设计规则都受到限制。

“对于由铜柱和尖端处的焊帽组成的铜柱，铜柱高度可以定义为一层或多层光刻胶层厚度的限制，并且当减小间距时，铜柱的纵横比会受到限制。铜柱高度与间距以及光刻胶材料和成像工具功能都成为限制，”Gerber 说。 “铜柱互连的第二个限制是所使用的基板设计规则。对于 >110um 间距的细间距，使用两种主要方法 - BOT（迹线焊接）或 ET - 嵌入式迹线，其中铜柱的焊帽放置在迹线顶部，而不是传统的捕获焊盘。铜柱的尺寸和形状，包括上述限制，可能会限制继续缩小间距的能力和路线图。其中许多限制是由于在基板侧的柱之间布线的能力造成的。随着晶圆级 RDL 等新技术的出现，互连路线图将进一步推进，但仍存在底部填充等制造工艺的高度/纵横比方面的限制。”

其他人也认为底部填充工艺面临着挑战。 “当你得到更细间距的更小的凸块时，它们就会变得更短。现在很难找到底部填充材料。以往，底部填充胶的间隙被设计为小于 5 密耳，现在已降至 3 密耳，即 75 微米。”Schaefer 说道。 “现在我们开始看到 60 和 25 微米的间隙。我确信人们正在研究新的底部填充材料。但还有很多事情需要努力。其一，当颗粒变得更细时，它会变得更像污泥，从而更难流动。这是一个需要消除的障碍。”

管理产量
随着凸块技术变得越来越小，额外的处理步骤（例如，用于创建铜柱的光刻）为良率检测器带来了新的机会。对于成功的键合工艺来说，颗粒物、表面污染物和焊料凸块空洞都会影响良率。这些需要过程控制、计量和检查。

自然需要控制污染。 “一级 OSAT 投资是为了降低工厂污染源的水平，从而降低缺陷率，”Amkor 的 Scott 说。 “沥青不会导致缺陷。无论音高如何，都存在类似水平的缺陷。”

但推销本身也带来了一些挑战。 “随着节距变小和凸块尺寸减小，颗粒污染管理非常重要。对于其他类型的互连，例如混合键合，其间距减小到 30μm 以下，并且表面到表面的接触很重要，基于晶圆的洁净室环境对于良率至关重要，”ASE 的 Gerber 说道。

底部填充工艺的准备工作也不可低估。

“一般来说，对于层压板，在进行倒装芯片之后，您需要进行底部填充，”Promex 的 Schaefer 说道。 “我们决定将其放置在哪里以及如何对其进行回流焊。我们对其进行清洁，以清除芯片和基板之间间隙下的任何助焊剂材料。然后我们将用流动的环氧树脂进行底部填充。它的设计目的是润湿而不留下空隙和类似性质的东西。但当我们达到更精细的音调时，就会遇到挑战。凸块变得更短，并且随着它们变短，芯片和基板之间的间隙变得更小，因此更难以清洁。想象一下，将两个载玻片粘在一起，试图清除它们之间的污垢。”

计量和检验需求
对于管理过程控制和产量，计量和检测工具发挥着重要作用。 ASE 的 Gerber 表示：“市场上有一些工具可以帮助提供有关互连完整性的指导，此外还可以在设置和规定的生产间隔内使用过程中横截面分析。”

凸块工艺和键合工艺各自具有需要监控的特定特性。对于凸块，计量重点关注直径、高度和共面性。较小的间距需要更严格地控​​制凸块直径和高度。类似地，随着凸块高度缩小，共面性窗口变得更小。通常，允许 10% 的变化。例如，30μm 的凸块高度导致 ±3μm 的允许偏差。超过此值会导致粘合不成功或不良。

“键合通常是通过大规模回流焊炉完成的，”Amkor 先进封装和技术集成副总裁 Mike Kelly 说道。 “回流工艺的初始特征是使用阴影云纹来量化回流期间的翘曲，并使用烤箱的温度图来确保倒装芯片部件本身的温度控制一致。在设置过程中，机械芯片提升和检查以确保良好的焊料润湿。此外，助焊剂通常与“浸入助焊剂”一起使用，其中芯片凸块被“浸入”薄的、严格控制的助焊剂储存器中。这些物品的目视检查是在抽样的基础上进行的。”

目视检查自动化程度的提高减少了对操作员查看图像和做出决策的依赖。凸块连接的指数增长是驱动因素之一。粘合工艺的改变提供了另一个原因。自对准回流焊工艺是一项成熟的技术。先进封装中常用的热压接合，具有通过电气测试的可靠性机制。这反过来又促使人们使用 X 射线检查和计量工具来查看键合后的凸块。

“对于低复杂性的包装，设施可以不需要操作员和手动检查。对于具有 100 个凸块的零件，此方法是可行的。经过 1,000 次颠簸，这绝对是一种压力。一旦零件经过 10,000 次碰撞，就没有机会了。我们超越了这一点，需要继续采用下一种方法。” 布鲁克。 “质量和复杂性是相辅相成的，因为当你尝试让东西变得更复杂时，你的产量将会受到影响，并且需要一些新的工具。而工具既意味着工艺工具，也意味着计量工具，因此两者需要并行推进。根据我们自己的研究，我们发现一旦你达到了 1,000 次颠簸，你就需要开始思考‘我的手动技术不够，我需要一些新的东西。’”

有多种检测和计量工具可支持封装制造。

“有几种方法可以或应该用于实现过程控制。首先，传统的 2D 检测 (AOI) 可对每个工艺流程（即 IQC、OQA、照片、清洁、电镀等）进行 100% 表面缺陷检测。接下来，2D 计量 (AOI) 可用于控制凸块尺寸和直径尺寸控制。此外，3D 计量 (AOI) 可用于采样凸块高度/共面计量信息采集（这通常通过基于激光三角测量的技术来完成）。” 走向创新。 “此外，3D 计量可以针对单个凸块高度特征，通常通过白光干涉仪技术收集。此外，还有一些方法可以检测凸块顶部的有机残留物，这些残留物可能导致凸块到焊盘的连接失败。”

结论
需要更高互连数量的产品继续推动互连路线图的发展。每种倒装芯片技术都存在制造限制，包括材料特性、挑战底部填充技术的尺寸缩小以及增加使用光刻来创建互连结构。键合工艺的任何变化都会导致计量和检测步骤的增加，以满足产量和质量目标。

参考资料

1. https://en.wikipedia.org/wiki/Flip_chip
2. https://eps.ieee.org/technology/heterogeneous-integration-roadmap/2021-edition.html
3. HIR 第 8 章单芯片和多芯片集成， https://eps.ieee.org/images/files/HIR_2021/ch08_smcfinal.pdf

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• Sumber: https://semiengineering.com/challenges-grow-for-creating-smaller-bumps-for-flip-chips/