用于实时下垂响应的自适应时钟技术

由柏拉图重新发布

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在集成电路术语中，压降是电路中发生的电压降。这是众所周知的现象，可能由于以下原因而发生。电源电压低于芯片设计的工作范围，从而导致电压下降。导电元件吸收的电流比设计的要多，从而导致电压下降。有时，电源上的信号干扰或噪声也会引起电压波动，导致电压下降。

电压下降会影响电路的运行。芯片性能下降导致处理时间延长就是这样的影响之一。但以下是一些更严重和/或灾难性的影响。该芯片可能会消耗更多电流来维持性能水平，从而导致功耗和散热增加。这可能会导致芯片寿命缩短，在严重的情况下，会因建立和保持变化而导致芯片完全故障。下降还可能导致数据损坏或输出错误。对于依赖芯片精度和可靠性的应用来说，这是一个非常严重的问题。

当然，在设计芯片和系统时，会认真考虑下降现象。缓解压降的最常见方法是电源去耦、电压调节、电路优化和系统级电源管理。在设计下降缓解解决方案时，会仔细考虑芯片运行的条件和操作环境。

现代问题

随着 SoC 变得越来越复杂，下降问题也可能变得相当复杂。除了针对下降缓解进行优化之外，SoC 的设计还需要针对性能、功耗、成本、外形尺寸等进行优化。有时，这些优化目标可能会相互竞争、背道而驰，因此必须进行权衡。例如，SoC 架构师可以提高工作电压，增加余量，以避免局部和全局电压下降，但这种上升会成倍增加功耗。或者，设计人员可以让时钟生成适应下垂，这使得性能成为时钟生成切换时间的函数。

因此，数据中心计算和人工智能领域的大型 SoC 特别容易受到性能下降的影响。客户工作负载非常多样化且动态，导致开关活动和电流消耗出现显着波动。当然，系统不能忽视下垂问题的解决。对于当今的系统和应用来说，芯片输出不准确或灾难性故障的潜在责任太大了。

局部下降问题

专用加速器广泛与通用处理器配合使用，以提供当今要求苛刻的计算环境所需的性能和功效。但这些加速器以及内核数量的增加和工作负载的不对称性，增加了局部电压下降的风险。这些局部电压降是开关活动突然增加的结果，可能导致瞬态毛刺和潜在的任务模式故障。

当发生局部下降时，可以通过动态频率缩放来减轻影响。这是通过使用可编程时钟调整电路的时序来实现的。可编程时钟允许根据电路的当前工作条件动态调整时钟频率和时序。

Movellus 可以轻松解决局部下降问题

Movellus 是一家领先的数字系统 IP 提供商，开发了 Aeonic Generation 系列产品来解决局部下降问题。 Movellus Aeonic 产品组合提供自适应时钟解决方案，可实现快速下垂响应。该产品组合包括自适应时钟系统。这些构建块是用可综合的 Verilog 构建的，使其具有本质上的灵活性。该解决方案可配置、可扫描且可移植，适用于各种高级 SoC 应用。

AeonicGenerate 系列产品也比传统的模拟解决方案小得多。因此，设计人员可以按所需的粒度实例化 IP，而不会对该区域产生任何重大影响。此外，随着设计转向更精细的工艺几何形状，Aeonic 生成区域不断扩大，使其成为未来设计的理想解决方案。

几个用例

Movellus 的下图显示了 ADAS 处理器的示例架构，该处理器具有 Aeonic 生成 AWM 平台以支持局部下垂。架构师会将 AWM 模块与特定于应用程序的子块或加速器配对，以在五个时钟周期内响应工作负载驱动的局部下降，并实现无故障和快速的频移。这种方法提供了可靠、高效的解决方案，可解决 ADAS、5G 和数据中心网络市场中局部电压下降的挑战。

Movellus 的下图显示了一个带有 AeonicGenerate 的处理器 SoC 架构示例，以支持局部下垂。架构师会将 Aeonic 生成 AWM 模块与处理器集群和相关电压域的下降检测器配对，以快速响应工作负载驱动的局部下降。这使得设计人员能够提供局部且独立的下垂响应，而无需改变相邻处理器集群的性能。