نیکسٹ-جنرل 3D چپ/پیکیجنگ ریس شروع

چپس کی پہلی لہر ہائبرڈ بانڈنگ نامی ٹیکنالوجی کا استعمال کرتے ہوئے مارکیٹ میں آ رہی ہے، جو 3D پر مبنی چپ مصنوعات اور جدید پیکجز کے ایک نئے اور مسابقتی دور کا مرحلہ طے کر رہی ہے۔

AMD پہلا وینڈر ہے جس نے کاپر ہائبرڈ بانڈنگ کا استعمال کرتے ہوئے چپس کی نقاب کشائی کی، ایک جدید ڈائی اسٹیکنگ ٹیکنالوجی جو اگلی نسل کے 3D جیسے آلات اور پیکجز کو قابل بناتی ہے۔ ہائبرڈ بانڈنگ چھوٹے تانبے سے تانبے کے آپس میں جڑے ہوئے چپس کو اسٹیک کرتی ہے اور جوڑتی ہے، جو موجودہ چپ اسٹیکنگ انٹر کنیکٹ اسکیموں سے زیادہ کثافت اور بینڈوتھ فراہم کرتی ہے۔

AMD TSMC سے ہائبرڈ بانڈنگ ٹیکنالوجی استعمال کر رہا ہے، جس نے حال ہی میں میدان میں اپنا روڈ میپ اپ ڈیٹ کیا ہے۔ انٹیل، سام سنگ اور دیگر بھی ہائبرڈ بانڈنگ تیار کر رہے ہیں۔ اور AMD کے علاوہ، دیگر چپ صارفین ٹیکنالوجی کو دیکھ رہے ہیں۔

"TSMC کا کہنا ہے کہ اس کی ٹیکنالوجی کو ممکنہ طور پر ان کے تمام اعلی کارکردگی والے کمپیوٹنگ صارفین اپنائیں گے،" Needham کے ایک تجزیہ کار چارلس شی نے کہا۔ "ہائبرڈ بانڈنگ ہر ایک کے روڈ میپ پر، یا کم از کم ہر ایک کے ریڈار پر، موبائل ایپلی کیشنز میں بھی ہے۔"

ایک نسبتاً نیا عمل جو سیمی کنڈکٹر فیب میں کیا جاتا ہے، کاپر ہائبرڈ بانڈنگ ایک جدید چپ اسٹیکنگ ٹیکنالوجی ہے جو چپ کے صارفین کو کچھ مسابقتی فوائد دینے کا وعدہ کرتی ہے۔ اس بات کا یقین کرنے کے لئے، چپ اسٹیکنگ نئی نہیں ہے اور سالوں سے ڈیزائن میں استعمال ہوتی رہی ہے۔ نئی بات یہ ہے کہ ہائبرڈ بانڈنگ یک سنگی 3D ڈیزائن کے قریب قابل بناتی ہے۔

زیادہ تر چپس کو ہائبرڈ بانڈنگ کی ضرورت نہیں ہوتی ہے۔ پیکیجنگ کے لیے، ہائبرڈ بانڈنگ بنیادی طور پر اعلیٰ درجے کے ڈیزائنوں کے لیے چھوڑ دی جاتی ہے، کیونکہ یہ ایک مہنگی ٹیکنالوجی ہے جس میں مینوفیکچرنگ کے کئی چیلنجز شامل ہیں۔ لیکن یہ ان چپ سازوں کو کچھ نئے اختیارات دیتا ہے، جو اگلی نسل کے 3D ڈیزائنز، میموری کیوبز یا 3D DRAMs، اور مزید جدید پیکجوں کی طرف راہ ہموار کرتا ہے۔

اس قسم کی مصنوعات تیار کرنے کے کئی طریقے ہیں، بشمول چپلیٹ ماڈل۔ کے لیے چپلیٹ، ایک چپ میکر کے پاس لائبریری میں ماڈیولر ڈیز کا مینو ہوسکتا ہے۔ اس کے بعد صارفین چپلٹس کو مکس اور میچ کر سکتے ہیں اور انہیں موجودہ پیکیج کی قسم یا نئے فن تعمیر میں ضم کر سکتے ہیں۔ اس طریقہ کار کی ایک مثال میں، AMD نے اندرونی طور پر تیار کردہ دو چپلیٹس — ایک پروسیسر اور SRAM ڈائی — کو اسٹیک کیا جس کے نتیجے میں ایک 3D پیکیج ہے جو اعلی کارکردگی والے MPU کو اوپر کیشے میموری کے ساتھ جوڑتا ہے۔ ڈائی ہائبرڈ بانڈنگ کا استعمال کرتے ہوئے منسلک ہیں۔

چپلیٹ کو لاگو کرنے کے دوسرے طریقے ہیں۔ روایتی طور پر، کسی ڈیزائن کو آگے بڑھانے کے لیے، وینڈرز تیار کریں گے۔ سسٹم آن اے چپ (ایس او سی) اور ہر نسل میں ڈیوائس پر مزید افعال کو مربوط کرتا ہے۔ یہ چپ سکیلنگ کا طریقہ ہر موڑ پر زیادہ مشکل اور مہنگا ہوتا جا رہا ہے۔ اگرچہ یہ نئے ڈیزائنوں کے لیے ایک آپشن بنی ہوئی ہے، چپلیٹ پیچیدہ چپس تیار کرنے کے متبادل کے طور پر ابھر رہے ہیں۔

چپلیٹ کے ساتھ، ایک بڑی ایس او سی کو چھوٹے ڈیز یا آئی پی بلاکس میں توڑ دیا جاتا ہے، اور مکمل طور پر نئے ڈیزائن میں دوبارہ جمع کیا جاتا ہے۔ نظریہ میں، چپلیٹ اپروچ کم لاگت کے ساتھ وقت سے مارکیٹ کو تیز کرتا ہے۔ ہائبرڈ بانڈنگ ٹیکنالوجی کو فعال کرنے کے بہت سے عناصر میں سے ایک ہے۔

تصویر 1: AMD کی 3D V-Cache ٹیکنالوجی پروسیسر پر کیشے کو اسٹیک کرتی ہے۔ ماخذ: AMD

پیکیجنگ زمین کی تزئین کی
چپلیٹس فی سی پیکنگ کی قسم نہیں ہیں۔ یہ ایک ایسے طریقہ کار کا حصہ ہیں جس میں متضاد انضمام شامل ہے، جہاں پیچیدہ ڈیز کو ایک جدید پیکیج میں جمع کیا جاتا ہے۔

آئی سی پیکیجنگ خود ایک پیچیدہ مارکیٹ ہے۔ آخری شمار میں، سیمی کنڈکٹر انڈسٹری نے تقریباً 1,000 پیکج کی اقسام تیار کی ہیں۔ پیکیجنگ مارکیٹ کو تقسیم کرنے کا ایک طریقہ انٹر کنیکٹ ٹائپ ہے، جس میں وائر بانڈ، فلپ چپ، ویفر لیول پیکیجنگ (WLP)، اور تھرو-سلیکون ویاس (TSVs) شامل ہیں۔ پیکجوں میں ایک ڈائی کو دوسرے سے جوڑنے کے لیے انٹر کنیکٹس کا استعمال کیا جاتا ہے۔

اگرچہ پیکجوں میں کثافت بڑھانے کے لیے زور دیا جا رہا ہے، ان میں سے بہت سے آلات اب بھی پرانی ٹیکنالوجیز پر مبنی ہیں، جیسے وائر بانڈنگ اور فلپ چپ۔ فلپ چپ میں، ٹانکا لگانے والے مواد پر مبنی چھوٹے تانبے کے ٹکرانے چپ کے اوپر بنتے ہیں۔ اس کے بعد ڈیوائس کو پلٹ کر الگ ڈائی یا بورڈ پر لگایا جاتا ہے، اس لیے ٹکرانے تانبے کے پیڈ پر اترتے ہیں تاکہ برقی کنکشن بن سکے۔ فلپ چپ میں، ایک چپ پر ٹکرانے کی پٹیاں 300μm سے 50μm تک ہوتی ہیں۔ پچ سے مراد ڈائی پر ملحقہ ٹکرانے کے درمیان دی گئی جگہ ہے۔

"ہم اب بھی 140μm سے 150μm پر موٹے پچ پیکجز دیکھ رہے ہیں۔ یہ اب بھی مرکزی دھارے میں ہے، اور یہ جلد ہی کسی بھی وقت تبدیل ہونے والا نہیں ہے، "پرومیکس کے سی ٹی او، اینیٹ ٹینگ نے کہا، کیو پی ٹیکنالوجیز.

اس دوران، ڈبلیو ایل پی کے عمل کو فین آؤٹ پیکجز بنانے کے لیے استعمال کیا جاتا ہے، جو نسبتاً موٹے ٹیکنالوجی کے طور پر شروع ہوئے تھے۔ OSATs اب لائنوں اور خالی جگہوں کو سکڑ کر اور ان کے اوپر ستون اور دیگر 3D ڈھانچے کو شامل کر کے پنکھے کی کثافت کو بڑھانے کے لیے کام کر رہے ہیں۔

"(فین آؤٹ) سمارٹ فونز اور دیگر موبائل ایپلی کیشنز کے لیے ایک اہم اعلیٰ حجم کے چھوٹے پیکج کی قسم کی نمائندگی کرتا ہے،" ولیم چن نے کہا، ایک ساتھی ASE. "ہمارے پاس جدت کا ایک متحرک شعبہ بھی ہے جو اعلیٰ کارکردگی والے کمپیوٹنگ، AI، مشین لرننگ، اور بہت کچھ کے شعبوں کی خدمت کرتا ہے۔"

دریں اثنا، 2.5D اعلی کارکردگی کی ایپلی کیشنز کے لیے تیزی سے مرکزی دھارے میں شامل ہو گیا ہے، جیسے ڈیٹا مراکزجبکہ حقیقی 3D پیکیجنگ ابھی شروع ہو رہی ہے۔ 2.5D کے ساتھ، ڈائز کو اسٹیک کیا جاتا ہے یا ایک انٹرپوزر کے اوپر ساتھ ساتھ رکھا جاتا ہے، جس میں TSVs شامل ہوتے ہیں۔ TSVs ڈیز سے بورڈ کو برقی کنکشن فراہم کرتے ہیں۔

تصویر 2: 2.5D پیکجز، ہائی ڈینسٹی فین آؤٹ (HDFO)، پلوں والے پیکجز، اور چپلیٹس کی مثالیں۔ ماخذ: امکور

2.5D کئی مسائل کو حل کرتا ہے۔ بہت سے سسٹمز میں، ایک پروسیسر، DRAM اور دیگر آلات بورڈ پر رکھے جاتے ہیں۔ ڈیٹا ایک پروسیسر اور DRAM کے درمیان منتقل ہوتا ہے، لیکن بعض اوقات یہ تبادلہ تاخیر اور بجلی کی کھپت میں اضافے کا سبب بنتا ہے۔ جواب میں، بہت سے اعلی درجے کے نظام ASICs اور HBMs کے ساتھ 2.5D پیکجز کو شامل کرتے ہیں۔ یہ میموری کو پروسیسنگ فنکشنز کے قریب منتقل کرنے کی اجازت دیتا ہے، تیز تر تھرو پٹ کو قابل بناتا ہے۔

ان میں سے بہت سے پیکیجنگ آپشنز چپلٹس کو سپورٹ کر سکتے ہیں، جہاں ڈیز کو ملایا جاتا ہے اور چپ میکر کی ضروریات کے مطابق ملایا جاتا ہے۔ بریور سائنس کے سینئر پروگرام مینیجر Xiao Liu نے کہا کہ "سسٹم کو بہترین پروسیسر کے اجزاء کو ایک بہترین کارکردگی / لاگت کے عمل کے نوڈ کے ساتھ استعمال کر کے بہتر بنایا جا سکتا ہے۔"

چپلیٹ اپروچ کا استعمال کرتے ہوئے، دکانداروں نے 3D نما فن تعمیر تیار کیے ہیں۔ مثال کے طور پر، انٹیل نے حال ہی میں ایک 3D CPU پلیٹ فارم متعارف کرایا ہے۔ یہ ایک پیکج میں چار 10nm پروسیسر کور کے ساتھ 22nm پروسیسر کور کو جوڑتا ہے۔

AI اور دیگر ایپلی کیشنز کے ذریعے چلنے والے تمام اعلیٰ درجے کے پیکجوں میں ترقی ہو رہی ہے۔ "AI میں ہائی پرفارمنس کمپیوٹنگ (HPC) شامل ہے۔ ہم فلپ چپ BGA کی بہت زیادہ مانگ دیکھ رہے ہیں، جو AI یا HPC ایپلی کیشنز سے منسلک ہے۔ اس میں 2.5D، 3D، یا ہائی ڈینسٹی فین آؤٹ بھی شامل ہے،" Choon Lee، CTO نے کہا جے سی ای ٹی.

ان پیکجوں میں سے ہر ایک ایک یا زیادہ مختلف مینوفیکچرنگ کے عمل کا استعمال کرتا ہے۔ سب سے زیادہ جدید پیکجوں میں جو چیز عام ہے وہ انٹرکنیکٹ ٹیکنالوجی ہے۔ اس صورت میں، یہ اس بات کا تعین کرتا ہے کہ آپ پیکج میں ڈیز کو کس طرح اسٹیک اور بانڈ کرتے ہیں۔

Intel کے 3D CPU، HBM، اور دیگر چپس ایک فلپ چپ کے عمل کے ساتھ، پیکیج میں ایک دوسرے سے منسلک اسکیموں کے طور پر چھوٹے تانبے کے مائکروبمپس کا استعمال کرتے ہیں۔ HBM کے ساتھ، DRAM ڈائی کے ہر طرف تانبے کے چھوٹے چھوٹے ٹکرانے بنتے ہیں۔ ان مرنے والوں پر ٹکرانے پھر ایک دوسرے کے ساتھ بندھے ہوئے ہیں، بعض اوقات تھرموکمپریشن بانڈنگ (TCB) کا استعمال کرتے ہوئے۔ آپریشن میں، ایک TCB سسٹم ڈیز لیتا ہے، ان کو سیدھا کرتا ہے، اور طاقت اور حرارت کا استعمال کرتے ہوئے چپس کو جوڑتا ہے۔

آج، جدید ترین مائکروبمپس میں 40μm پچ شامل ہے، جو 20μm سے 25μm ٹکرانے کے سائز کے برابر ہے جس میں ڈائی پر ملحقہ ٹکرانے کے درمیان 15μm فاصلہ ہے۔ R&D میں، دکاندار 40μm سے زیادہ ٹکرانے والی پچوں والے آلات پر کام کر رہے ہیں۔ یہاں، صارفین کے پاس کچھ اختیارات ہیں۔ سب سے پہلے، وہ موجودہ مائکروبمپس کا استعمال کرتے ہوئے چپس تیار کرسکتے ہیں۔ بنیادی طور پر، سولڈر پر مبنی مائکروبمپس آج 40μm پچوں سے 10μm تک پھیلتے ہیں، جہاں یہ اسکیمیں بھاپ ختم ہوجاتی ہیں۔

"چھوٹے چھوٹے ٹانکا لگانے والے ٹکڑوں پر ٹانکا لگانے والی ٹوپیوں کے چھوٹے ٹکڑوں کا انتظام کرنا دستیاب سولڈر ماس کی اپنی تقسیم ہے۔ اور کسی وقت، وہ قابل اعتماد نہیں ہوں گے،" مائیک کیلی نے کہا، اعلی درجے کی پیکیجنگ ڈویلپمنٹ اور انضمام کے نائب صدر امکور. "کہیں 20μm اور 10μm کے درمیان، گاہک ہائبرڈ نقطہ نظر پر جائیں گے۔ اس کے بہت سے فائدے ہیں۔ ڈائی کے درمیان طاقت کم ہے۔ برقی سگنلنگ کا راستہ بہترین ہے۔

ہائبرڈ بانڈنگ میں، ڈائز چھوٹے تانبے سے تانبے کے آپس میں جڑے ہوئے ہیں، نہ کہ ٹکرانے کے۔ پیکیجنگ کے لیے، ہائبرڈ بانڈنگ کا نقطہ آغاز 10μm پچز اور اس سے آگے ہے۔

مائکروبمپس اور ہائبرڈ بانڈنگ دونوں قابل عمل اختیارات ہیں۔ صارفین ایپلی کیشن کے لحاظ سے ایک یا دوسرے کو پیکجوں میں استعمال کر سکتے ہیں۔

ہائبرڈ بانڈنگ کیوں؟
ہائبرڈ بانڈنگ نیا نہیں ہے۔ سالوں سے، CMOS امیج سینسر فروش اسے استعمال کر رہے ہیں۔ امیج سینسر بنانے کے لیے، ایک فروش ایک فیب میں دو مختلف ویفرز پر کارروائی کرتا ہے۔ پہلا ویفر ڈیز کے ایک ہجوم پر مشتمل ہوتا ہے، جن میں سے ہر ایک پکسل سرنی پر مشتمل ہوتا ہے۔ دوسرا ویفر سگنل پروسیسر ڈیز پر مشتمل ہے۔

پھر، ہائبرڈ بانڈنگ کا استعمال کرتے ہوئے، ویفرز کو μm-سطح پر تانبے سے تانبے کے ایک دوسرے کے ساتھ جوڑا جاتا ہے۔ اس کے بعد ویفر پر موجود ڈیز کو کاٹ دیا جاتا ہے، جس سے امیج سینسر بنتے ہیں۔

یہ عمل تقریباً پیکیجنگ کے لیے ایک جیسا ہے۔ لیکن پیکیجنگ کے لیے، ہائبرڈ بانڈنگ میں اسمبلی چیلنجز کا ایک مختلف سیٹ شامل ہے، یہی وجہ ہے کہ یہ حال ہی میں پیداوار میں منتقل نہیں ہوا ہے۔

یہ بہت بڑا وعدہ رکھتا ہے۔ پچھلے سال کے آخر میں، AMD نے ہائبرڈ بانڈنگ کا استعمال کرتے ہوئے سرور پروسیسر متعارف کرایا۔ حال ہی میں، AMD نے Ryzen 7 5800X3D متعارف کرایا، ایک اعلیٰ ترین ڈیسک ٹاپ پروسیسر۔ ہائبرڈ بانڈنگ کا استعمال کرتے ہوئے، 7nm SRAM کو 7nm پروسیسر پر اسٹیک اور بانڈ کیا جاتا ہے۔ درحقیقت، L64 کیش میموری کا 3MB پروسیسر پر اسٹیک کیا جاتا ہے، جس سے میموری کی کثافت تین گنا بڑھ جاتی ہے۔

اس کے بعد، R&D میں، میدان میں کئی پیشرفت ہوتی ہے۔ مثال کے طور پر، مائیکروبمپس اور ہائبرڈ بانڈنگ دونوں کا استعمال کرتے ہوئے، Imec نے تیار کیا ہے جسے یہ 3D-SoCs کہتے ہیں۔ 3D-SoCs میں، آپ کسی بھی تعداد میں ڈھیر لگا سکتے ہیں، جیسے منطق پر میموری۔ اس کے لیے، آپ میموری اور منطق کو ایک واحد SoC کے طور پر ڈیزائن کرتے ہیں۔

ہائبرڈ بانڈنگ ان آلات میں سب سے زیادہ جدید انٹرکنیکٹس کو قابل بناتی ہے۔ "اس طرح کے 3D-SoC سرکٹس کو محسوس کرنے کے لیے، 3D انٹر کنیکٹ پچ کو موجودہ جدید ترین سے آگے بڑھنے کی ضرورت ہے۔ ہماری موجودہ تحقیق نے ڈائی ٹو ڈائی اسٹیکنگ کے لیے 7µm پچ اور ویفر ٹو ویفر کے لیے 700nm پچ پر اس طرح کے باہمی رابطوں کو محسوس کرنے کی فزیبلٹی کا مظاہرہ کیا ہے،'' R&D کے سینئر فیلو، نائب صدر اور 3D سسٹم انٹیگریشن کے ڈائریکٹر ایرک بینے نے کہا۔ IEDM میں ایک مقالے میں Imec میں پروگرام۔

بہر حال، AMD TSMC کی ہائبرڈ بانڈنگ ٹیکنالوجی استعمال کر رہا ہے، جسے SoIC کہا جاتا ہے۔ مائکروبمپس کے مقابلے میں، TSMC کی ٹیکنالوجی 200X سے زیادہ کنکشن کی کثافت اور 15X ایک دوسرے سے منسلک کثافت فراہم کرتی ہے، AMD کے مطابق۔ "یہ مسابقتی نقطہ نظر کے مقابلے میں فی سگنل ایک تہائی توانائی کا استعمال کرتے ہوئے ایک بہت زیادہ موثر اور کثافت انضمام کو قابل بناتا ہے،" لیزا سو نے کہا، صدر اور سی ای او AMD.

دریں اثنا، حالیہ IEDM کانفرنس میں ایک پریزنٹیشن میں، ڈگلس یو، نائب صدر TSMCنے کمپنی کے SoIC روڈ میپ کے بارے میں مزید تفصیلات فراہم کیں۔ یہ گاہکوں کے لیے ہائبرڈ بانڈنگ بمپ پچ اسکیلنگ کے راستے کا خاکہ پیش کرتا ہے۔

SoIC روڈ میپ پر، TSMC 9μm کے بانڈ پچ کے ساتھ شروع ہوتا ہے، جو آج دستیاب ہے۔ پھر، یہ 6μm پچ متعارف کرانے کا ارادہ رکھتا ہے، اس کے بعد 4.5μm اور 3μm۔ دوسرے لفظوں میں، کمپنی ہر دو سال یا اس کے بعد ایک نئی بانڈ پچ متعارف کرانے کی امید رکھتی ہے، جس سے ہر نسل کو 70% اسکیلنگ فروغ ملے گا۔

SoIC کو لاگو کرنے کے کئی طریقے ہیں۔ مثال کے طور پر، AMD نے 7nm پر مبنی پروسیسر اور SRAM ڈیزائن کیا، جو TSMC کے ذریعے تیار کیا گیا ہے۔ پھر، SoIC کا استعمال کرتے ہوئے، TSMC نے ڈیز کو 9μm بانڈ پچ کے ساتھ جوڑا۔

اصولی طور پر، وقت کے ساتھ، آپ مختلف جدید چپس تیار کر سکتے ہیں، اور مختلف پچوں پر TSMC کی ٹیکنالوجی کا استعمال کرتے ہوئے انہیں بانڈ کر سکتے ہیں۔

یقینی طور پر، ٹیکنالوجی روایتی چپ سکیلنگ کی جگہ نہیں لیتی۔ اس کے برعکس، چپ سکیلنگ جاری ہے. TSMC اور Samsung دونوں R&D میں اپنے 5nm منطقی عمل کو 3nm اور اس سے آگے بڑھا رہے ہیں۔

ایک وقت میں، ایک پروسیس نوڈ سے دوسرے کی شفٹ نے چپس کے لیے طاقت، کارکردگی، اور رقبہ (PPA) کے لحاظ سے ایک اہم فروغ دیا۔ حالیہ نوڈس میں، اگرچہ، پی پی اے کے فوائد کم ہو رہے ہیں۔

بہت سے طریقوں سے، ہائبرڈ بانڈنگ سسٹمز کو فروغ دینے کا ایک طریقہ ہے۔ "ماضی میں، پی پی اے کے زیادہ تر فوائد سلکان کے ذریعے کیے جاتے ہیں۔ لوگ چپ سکیلنگ ڈرائیو سسٹم کی کارکردگی کو جانے دیتے تھے۔ لیکن اب، ایک انجن کے طور پر چپ سکیلنگ بھاپ کو تھوڑا سا کھو رہی ہے، "نیدھم کے شی نے کہا۔ "بالآخر، آپ مجموعی نظام کی سطح کے پی پی اے کو اٹھانے کے لیے ہائبرڈ بانڈنگ کرنا چاہتے ہیں۔ اگر آپ تکنیکی طور پر زیادہ درست ہونا چاہتے ہیں، تو میں TSMC صارفین کے لیے دستیاب ٹول کٹ میں SoIC کو ایک طاقتور ٹول کے طور پر رکھوں گا۔ کچھ کام کے بوجھ کے لیے SoIC ایک بہترین PPA بوسٹر ہے۔

انٹیل، سام سنگ، اور دیگر نے اپنے ہائبرڈ بانڈنگ روڈ میپس جاری نہیں کیے ہیں۔

بہر حال، تعمیراتی نقطہ نظر سے، یہ سب کچھ اتنا آسان نہیں جتنا لگتا ہے۔ اگلی نسل کے 3D پیکجز مختلف نوڈس پر کئی پیچیدہ چپلٹس کو شامل کر سکتے ہیں۔ کچھ ڈیز کو ہائبرڈ بانڈنگ کا استعمال کرتے ہوئے اسٹیک اور بانڈ کیا جا سکتا ہے۔ دیگر مرنے والے پیکج میں کہیں اور رہیں گے۔ لہذا تمام ٹکڑوں کو جوڑنے کے لیے بہت سی ٹیکنالوجیز درکار ہوں گی۔

Promex کے صدر اور CEO رچرڈ اوٹے نے کہا، "اعلیٰ کارکردگی والی کمپیوٹنگ مصنوعات تیار کرنے کے لیے لفافے کو آگے بڑھانے والوں کے لیے ہائبرڈ بانڈنگ کی ضرورت ہو سکتی ہے۔" "2D ڈھانچے اور ایپلی کیشنز کے لئے، اعلی کثافت کے طریقوں کا استعمال کرتے ہوئے چپلٹس کو ایک دوسرے سے منسلک کرنے کا امکان ہے. ان میں انٹرپوزرز بھی شامل ہیں۔ 3D-ICs کو اسٹیکنگ چپلٹس کی ضرورت ہوتی ہے، اور اس طرح TSVs اور تانبے کے ستونوں کے ساتھ ساتھ 2D اعلی کثافت کے باہمی ربط کے عمل کی ضرورت ہوتی ہے۔

اور بھی چیلنجز ہیں۔ ایک پیکج میں، تمام مرنے والوں کو ڈائی ٹو ڈائی لنکس اور انٹرفیس کا استعمال کرتے ہوئے ایک دوسرے کے ساتھ بات چیت کرنے کی ضرورت ہوتی ہے۔ ان میں سے زیادہ تر مرنے سے مرنے والے لنکس ملکیتی ہیں۔ کھلے معیاری روابط تیار کرنے کے لیے ایک اقدام ہے۔ "چپلٹس کے نئے آئی پی بننے میں سب سے بڑی رکاوٹ معیاری کاری ہے۔ ایک سے زیادہ پیکیجنگ فراہم کنندگان میں قابل عمل ہونے کے لیے چپلیٹ کے درمیان معیاری/عام مواصلاتی انٹرفیس قائم کیے جانے چاہئیں،" اوٹے نے کہا۔

مینوفیکچرنگ چیلنجز
مینوفیکچرنگ کے محاذ پر، اس دوران، دو قسم کے اسمبلی کے عمل ہائبرڈ بانڈنگ کا استعمال کرتے ہیں—ویفر ٹو ویفر اور ڈائی ٹو ویفر۔

ویفر ٹو ویفر میں، چپس کو ایک فیب میں دو ویفرز پر پروسیس کیا جاتا ہے۔ اس کے بعد، ایک ویفر بونڈر دو ویفرز کو لے جاتا ہے اور انہیں ایک ساتھ جوڑتا ہے۔ آخر میں، ویفر پر اسٹیک شدہ ڈیز کو کاٹ کر ٹیسٹ کیا جاتا ہے۔

ڈائی ٹو ویفر ایک اور آپشن ہے۔ ویفر ٹو ویفر کی طرح، چپس کو ویفرز پر فیب میں پروسیس کیا جاتا ہے۔ ڈیز کو ایک ویفر سے کاٹا جاتا ہے۔ اس کے بعد، ان مرنے والوں کو بیس ویفر پر باندھ دیا جاتا ہے۔ آخر میں، ویفر پر اسٹیک شدہ ڈیز کو کاٹ کر ٹیسٹ کیا جاتا ہے۔

تصویر 3: ویفر سے ویفر کا بہاؤ۔ ماخذ: لیٹی

تصویر 4: ڈائی ٹو ویفر بہاؤ۔ ماخذ: لیٹی

شروع سے، اچھی پیداوار کے ساتھ مرنا ضروری ہے۔ ذیلی پیداوار کے ساتھ مرنا حتمی مصنوعات کی کارکردگی کو متاثر کر سکتا ہے۔ لہذا، ایک اچھی ٹیسٹ حکمت عملی سامنے رکھنا ضروری ہے۔

"کچھ مرنے والوں میں مینوفیکچرنگ کے نقائص ہوسکتے ہیں جو مثالی طور پر ٹیسٹ کے دوران ظاہر کیے جائیں گے،" عادل الشربینی، سینئر پرنسپل انجینئر نے کہا۔ انٹیل، IEDM میں ایک پریزنٹیشن کے دوران۔ "تاہم، اگر ٹیسٹ کی کوریج 100% نہیں ہے، تو ان میں سے کچھ ڈیز اچھی مرنے کے طور پر گزر سکتی ہیں۔ یہ ایک خاص چیلنج ہے۔ خراب مرنے کے نتیجے میں نظام کی حتمی پیداوار کم ہو سکتی ہے، خاص طور پر جب مرنے والوں کی تعداد میں اضافہ ہوتا ہے۔"

ایک اچھی جانچ کی حکمت عملی کے علاوہ، ایک صوتی عمل کے بہاؤ کی ضرورت ہے۔ ہائبرڈ بانڈنگ کا عمل سیمی کنڈکٹر فیب کے اندر کلین روم میں ہوتا ہے، نہ کہ پیکیجنگ ہاؤس میں جیسا کہ زیادہ تر پیکیج کی اقسام میں ہوتا ہے۔

اس عمل کو انتہائی کلین روم میں انجام دینا ضروری ہے۔ کلین رومز کو صفائی کی سطح کے لحاظ سے درجہ بندی کیا جاتا ہے، جو کہ ہوا کے حجم کے مطابق اجازت شدہ ذرات کی تعداد اور سائز پر مبنی ہوتے ہیں۔ عام طور پر، سیمی کنڈکٹر فیبس کلین رومز کو ISO کلاس 5 یا کلینر معیار کے ساتھ شامل کرتے ہیں۔ ISO کلاس 5 میں، امریکی کلین روم سسٹمز کے مطابق، ایک کلین روم میں 3,520µm فی کیوبک میٹر سائز کے 0.5 سے کم ذرات ہونے چاہئیں۔ ایک ISO کلاس 5 کلین روم پرانے کلاس 100 کے معیار کے برابر ہے۔

بعض صورتوں میں، OSAT میں IC اسمبلی ISO 7 یا کلاس 10,000 کلین رومز یا اس سے زیادہ میں کی جاتی ہے۔ یہ زیادہ تر پیکیج کی اقسام کے لیے کام کرتا ہے، لیکن ہائبرڈ بانڈنگ کے لیے نہیں۔ اس عمل میں، چھوٹے ذرات بہاؤ پر حملہ کر سکتے ہیں، جس سے ڈیوائس کی ناکامی ہو سکتی ہے۔

OSATs یقینی طور پر آئی ایس او 5 کلین رومز کے ساتھ سہولیات بنا سکتے ہیں، لیکن یہ ایک مہنگی کوشش ہے۔ ہائبرڈ بانڈنگ کے لیے نسبتاً مہنگے آلات کی ضرورت ہوتی ہے۔ اس کے علاوہ، ہائبرڈ بانڈنگ میں کئی ایسے اقدامات شامل ہیں جو سیمی کنڈکٹر فروشوں سے زیادہ واقف ہیں۔

ویفر سے ویفر اور ڈائی ٹو ویفر دونوں بہاؤ میں، عمل فیب میں ایک ہی دماسسین عمل سے شروع ہوتا ہے۔ اس کے لیے ویفر کے ایک طرف سلیکان ڈائی آکسائیڈ کی تہہ جمع کی جاتی ہے۔ اس کے بعد، سطح پر چھوٹے چھوٹے ویاس کی ایک بڑی تعداد کا نمونہ بنایا گیا ہے۔ نمونوں کو کندہ کیا گیا ہے، جس سے ویفر پر چھوٹے μm سائز کے ویاس کی ایک بڑی تعداد پیدا ہوتی ہے۔

اس کے بعد تانبے کے مواد کو پورے ڈھانچے پر جمع کیا جاتا ہے۔ کیمیکل مکینیکل پالشنگ (CMP) سسٹم کا استعمال کرتے ہوئے سطح کو پلانرائز کیا گیا ہے۔ یہ آلہ مکینیکل قوتوں کا استعمال کرتے ہوئے سطح کو پالش کرتا ہے۔

CMP عمل تانبے کے مواد کو ہٹاتا ہے اور سطح کو پالش کرتا ہے۔ جو باقی رہ جاتا ہے وہ چھوٹے ویاس میں تانبے کی دھات کاری کا مواد ہے۔

پورے عمل کو کئی بار دہرایا جاتا ہے۔ آخر کار، ویفر میں مٹھی بھر تہیں ہوتی ہیں۔ ہر پرت میں تانبے کے چھوٹے چھوٹے ویاس ہوتے ہیں، جو ملحقہ تہوں میں ایک دوسرے سے جڑتے ہیں۔ اوپر کی تہہ بڑے تانبے کے ڈھانچے پر مشتمل ہوتی ہے، جسے بانڈ پیڈ کہتے ہیں۔ ڈائی الیکٹرک مواد چھوٹے بانڈ پیڈوں کو گھیرے ہوئے ہیں۔

بہر حال، دماسکین عمل، خاص طور پر سی ایم پی، چیلنجنگ ہے۔ اسے ویفر کی سطح پر عین مطابق کنٹرول کی ضرورت ہوتی ہے۔ "[ویفر پر]، ڈائی الیکٹرک سطح کا ہونا ضروری ہے: (1) ڈیز کو منسلک کرتے وقت مضبوط کشش قوتوں کو یقینی بنانے کے لیے انتہائی ہموار؛ اور (2) ڈائی الیکٹرک پری بانڈنگ میں خالی جگہوں یا غیر ضروری تناؤ سے بچنے کے لیے بہت کم ٹپوگرافی، "الشربینی نے IEDM کے ایک مقالے میں کہا۔

ان عملوں کے دوران، اگرچہ، کئی مسائل پیدا ہوسکتے ہیں. ویفرز جھک جاتے ہیں یا جھک جاتے ہیں۔ پھر، CMP کے عمل کے دوران، ٹول سطح کو زیادہ پالش کر سکتا ہے۔ تانبے کے پیڈ کے رسیس بہت بڑے ہو جاتے ہیں۔ کچھ پیڈ بانڈنگ کے عمل کے دوران شامل نہیں ہوسکتے ہیں۔ اگر کم پالش ہو تو، تانبے کی باقیات الیکٹریکل شارٹس بنا سکتی ہیں۔

ہائبرڈ بانڈنگ میں، معیاری CMP عمل چال نہیں کر سکتے ہیں۔ ایلشربینی نے کہا، "اس کے لیے کیمیکل اور مکینیکل اینچنگ کے تناسب کو کنٹرول کرنے کے لیے خصوصی CMP پروسیسنگ کے ساتھ ساتھ ڈائی الیکٹرک سطح کی منصوبہ بندی کو برقرار رکھنے کے لیے CMP اقدامات کی تعداد کی ضرورت ہے۔"

CMP کے بعد، ویفرز میٹرولوجی کے مرحلے سے گزرتے ہیں۔ ایک میٹرولوجی ٹول سطح کی ٹپوگرافی کی پیمائش اور خصوصیات کرتا ہے۔

"کاپر ہائبرڈ بانڈنگ کے بڑے عمل کے چیلنجوں میں صفروں کو روکنے کے لیے سطح کی خرابی کا کنٹرول، ویفر کی سطح کی موٹائی اور شکل کی میٹرولوجی کے ساتھ ساتھ نینو میٹر سطح کی سطح کے پروفائل کنٹرول کو مضبوط ہائبرڈ بانڈ پیڈ کے رابطے کو سپورٹ کرنا، اور اوپر پر تانبے کے پیڈ کی سیدھ کو کنٹرول کرنا شامل ہے۔ اور نیچے کی موت، "اسٹیفن ہیبرٹ، مارکیٹنگ کے سینئر ڈائریکٹر نے کہا KLA.

مزید اقدامات
میٹرولوجی کے قدم کے بعد، ویفرز کی صفائی اور اینیل کے عمل سے گزرنا پڑتا ہے۔ اینیل مرحلہ ڈیز کو متحرک کرتا ہے۔

یہاں سے، عمل دو سمتوں میں جا سکتا ہے- ویفر سے ویفر یا ڈائی ٹو ویفر۔ ویفر ٹو ویفر میں، آپ پہلے ہی پہلے ویفر (A) پر کارروائی کر چکے ہیں۔ پھر، ڈیز کے ساتھ دوسرا ویفر (B) اسی عمل سے گزرتا ہے (damascene، CMP، میٹرولوجی)۔

پھر، دو ویفرز (A، B) ہائبرڈ بانڈنگ کا استعمال کرتے ہوئے بندھے ہوئے ہیں۔ چپس کو ویفر پر کاٹ کر ٹیسٹ کیا جاتا ہے۔ نتیجے میں اسٹیک شدہ آلات 3D جیسے ڈھانچے سے ملتے جلتے ہیں۔

ڈائی ٹو ویفر میں، اس دوران، ایک چپ میکر پہلا ویفر لے گا اور ڈیز کو چالو کرے گا۔ پھر، ویفر (A) پر موجود چپس کو کاٹ کر جانچا جاتا ہے۔

اس کے بعد، دوسرا ویفر (B) ڈیماسین عمل سے گزرتا ہے، اس کے بعد CMP اور میٹرولوجی کا مرحلہ آتا ہے۔ وہ ویفر diced نہیں ہے اور برقرار رہتا ہے۔ بانڈر کا استعمال کرتے ہوئے، پروسیس شدہ ویفر (A) سے ڈیز کو اسٹیک کیا جاتا ہے اور بیس ویفر (B) پر باندھ دیا جاتا ہے۔

اس کے بعد چپس کو اسٹیک شدہ ویفر پر کاٹ کر ٹیسٹ کیا جاتا ہے۔ یہ بدلے میں 3D جیسے آلات بناتا ہے۔

ویفر ٹو ویفر اور ڈائی ٹو ویفر دونوں کے لیے، وینڈر ایک ہی ویفر بانڈر سسٹم استعمال کر سکتے ہیں۔ کئی دکاندار ان سسٹمز کو ہائبرڈ بانڈنگ کے لیے نینو میٹر لیول پلیسمنٹ کی درستگی کے ساتھ فروخت کرتے ہیں۔

آپریشن میں، ڈیز کو ویفر بانڈر کے اندر ایک ٹیبل یونٹ پر رکھا جاتا ہے۔ پروسیس شدہ ویفر کو بانڈر میں الگ ویفر ٹیبل پر رکھا جاتا ہے۔ میز سے ڈائز کو اٹھایا جاتا ہے، سیدھ میں کیا جاتا ہے اور پروسیس شدہ ویفر پر رکھا جاتا ہے۔

اس مقام پر، دو ڈھانچے کے بانڈ پیڈ دو قدمی عمل کا استعمال کرتے ہوئے بندھے ہوئے ہیں- یہ ایک ڈائی الیکٹرک سے ڈائی الیکٹرک بانڈ ہے، جس کے بعد دھات سے دھاتی کنکشن ہوتا ہے۔ "براہ راست ہائبرڈ بانڈنگ سے مراد ایک SiO2 میٹرکس کے اندر تانبے کے باہمی ربط پر مشتمل دو سطحوں کی مالیکیولر بانڈنگ ہے،" ایمیلی بورجوٹ نے وضاحت کی، 3D انٹیگریشن پروجیکٹ مینیجر لیٹی. "جب یہ دونوں سطحیں کمرے کے درجہ حرارت پر گہرے طور پر رابطے میں ہوتی ہیں، تو وان ڈیر والز بانڈز آسنجن پیدا کرتے ہیں۔ ان بانڈز کو پھر تھرمل بجٹ کے بعد ہم آہنگی اور دھاتی بانڈز میں تبدیل کر دیا جاتا ہے۔

بانڈنگ کا عمل مشکل ہے۔ "پہلی چیز جس پر غور کرنا ہے وہ ہے پلیسمنٹ کی درستگی اور تھرو پٹ۔ ہمیں انتہائی عمدہ پچ کو سپورٹ کرنے کی ضرورت ہے۔ ہمیں ڈیز کو بہت درست طریقے سے رکھنے کے قابل ہونے کی ضرورت ہے،" انٹیل کے ایلشربینی نے کہا۔ "یہ ڈیزائن آپٹیمائزیشنز کے ذریعے حاصل کیا جاتا ہے تاکہ یہ یقینی بنایا جا سکے کہ الائنمنٹ فیڈوشلز میں بہت اچھی مرئیت اور اس کے برعکس ہے، جبکہ ڈائی ایکٹیو ایریا کا بہت زیادہ استعمال نہ کریں۔"

بانڈر ان کاموں کو انجام دے سکتا ہے، لیکن چیلنج یہ ہے کہ بہاؤ میں ناپسندیدہ ذرات اور سطحی نقائص کو روکا جائے۔ ایک چھوٹا سا ذرہ بانڈ پیڈ میں خالی جگہوں کا سبب بن سکتا ہے۔ اگر 100nm کا ذرہ بھی بانڈ پیڈ پر حملہ کرتا ہے، تو اس کے نتیجے میں سینکڑوں ناکام کنکشن ہو سکتے ہیں۔

نتیجہ
ہائبرڈ بانڈنگ ایک پیچیدہ لیکن قابل عمل عمل ہے۔ یہ چپس اور پیکجوں کی ایک نئی کلاس کو قابل بناتا ہے۔

AMD اس نقطہ نظر کو استعمال کرنے والا پہلا ہے، لیکن دوسرے جلد ہی اس کی پیروی کریں گے۔ ابھی دوڑ شروع ہوئی ہے۔

تاثرات
اعلی درجے کی پیکیجنگ میں سکیلنگ بمپ پچز
انٹر کنیکٹس کی زیادہ کثافت ڈیٹا کی تیز رفتار حرکت کو قابل بنائے گی، لیکن اس کو حاصل کرنے کے ایک سے زیادہ طریقے ہیں۔

چپلیٹ کو ایک ساتھ جوڑنا
تبدیلیاں جو اس پیکیجنگ کے نقطہ نظر کو مرکزی دھارے میں دھکیل سکتی ہیں، اور آگے کے چیلنجز۔

اعلی درجے کی پیکیجنگ کی اگلی لہر
اختیارات کی ایک لمبی فہرست ملٹی چپ پیکجوں کو ڈیزائن میں سب سے آگے لے جا رہی ہے، جبکہ بہت سے اختیارات اور تجارت کے مواقع پیدا کر رہے ہیں۔

اعلی درجے کی پیکیجنگ کے لیے مستقبل کے چیلنجز
OSATs بہت سے مسائل کے ساتھ کشتی لڑ رہے ہیں، جن میں وار پیج، تھرمل مماثلت، متفاوت انضمام، اور پتلی لکیریں اور خالی جگہیں شامل ہیں۔

اعلی درجے کی پیکیجنگ کے اندر ایک وسیع نظر
JCET کا CTO مور کے قانون میں سست روی اور پیکیجنگ کے نئے طریقوں اور چپلٹس میں بڑھتی ہوئی دلچسپی کے بارے میں بات کرتا ہے۔

پینل سطح کی پیکیجنگ کے لیے اگلے اقدامات
یہ کہاں کام کر رہا ہے، اور وسیع تر اپنانے کے لیے کون سے چیلنجز باقی ہیں۔

ماخذ: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/