DRAM Tasarımında Güç Dağıtım Ağı Analizi

IC tasarım kariyerim 1978'de DRAM tasarımıyla başladı, bu yüzden yol boyunca tasarım zorluklarını, süreç güncellemelerini ve yenilikleri not etmek için bellek tasarımının bu alanındaki gelişmeleri takip ettim. Synopsys barındırılan bir bellek teknolojisi sempozyumu Kasım 2022'de SK hynix mühendisleri Tae-Jun Lee ve Bong-Gil Kang'ın sunumunu izleme şansım oldu. DRAM yongaları, son zamanlarda olduğu gibi yüksek kapasiteye ve saniyede 9.6 gigabit gibi hızlı veri hızlarına ulaştı. LPDDDR5T 25 Ocak duyurusu. Veri hızları, Güç Dağıtım Ağı'nın (PDN) bütünlüğü ile sınırlanabilir, ancak tam çipli bir DRAM'i PDN ile analiz etmek, simülasyon sürelerini çok yavaşlatacaktır.

x64 kanalı başına en yüksek bellek bant genişliği, birkaç nesil boyunca istikrarlı bir büyüme göstermiştir:

• DDR1, 3.2 V beslemede 2.5 GB/sn
• DDR2, 6.4 V beslemede 1.8 GB/sn
• DDR3, 12.8 V beslemede 1.5 GB/sn
• DDR4, 25.6 V beslemede 1.2 GB/sn
• DDR5, 51.2 V beslemede 1.1 GB/sn

Bu agresif zamanlama hedeflerini karşılamadaki büyük zorluk, DRAM dizisinin IC düzeni sırasında ortaya çıkan asalak IR düşüşü sorunlarını kontrol etmektir ve aşağıda gösterilen, Kırmızı rengin en yüksek voltaj düşüşünün olduğu bir alan olduğu bir IR düşüşü grafiğidir. belleğin performansını yavaşlatır.

Bir IC için çıkarılan parazitikler bir SPF dosya formatında kaydedilir ve bu parazitleri PDN için bir SPICE ağ listesine eklemek, devre simülatörünün 64X faktörü kadar yavaşlamasına neden olurken, PDN tarafından eklenen parazitik RC öğelerinin sayısı Sinyal parazitlerinden 3.7 kat daha fazla.

SK hynix'te, kullanırken simülasyon çalışma sürelerini azaltmak için pragmatik bir yaklaşım geliştirdiler. PrimeSim™ Pro üç teknik kullanarak PDN dahil olmak üzere SPF ağ listelerinde devre simülatörü:

1. Ağ listesinin Güç ve diğer Sinyaller arasında bölümlenmesi
2. PDN'deki RC öğelerinin azaltılması
3. Simülasyon olay toleransını kontrol etme

PrimeSim Pro, ağ listesini bağlantıya dayalı olarak bölmek için bölümleme kullanır ve varsayılan olarak PDN ve diğer sinyaller çok büyük bölümler oluşturmak için birleşir ve bu da simülasyon sürelerini çok fazla yavaşlatır. Varsayılan simülatör ayarlarıyla en büyük bölüm şu şekilde görünüyordu:

PrimeSim Pro'da bir seçenek (primesim_pwrblock), PDN'yi diğer sinyallerden ayırarak en büyük bölümün boyutunu küçültmek için kullanıldı.

SPF formatında çıkarılan PDN, devre simülasyonu çalışma sürelerini yavaşlatan çok fazla RC öğesine sahipti, bu nedenle bir seçenek olarak adlandırıldı. primesim_postl_rcred RC ağını azaltmak ve aynı zamanda doğruluğu korumak için kullanıldı. RC azaltma seçeneği, RC elemanlarının sayısını %73.9'a kadar azaltmayı başardı.

PrimSim Pro gibi devre simülatörleri, ağ listesi bölümlerindeki akım ve gerilimleri çözmek için matris matematiğini kullanır, bu nedenle çalışma süresi doğrudan matris boyutuyla ve bir gerilim değişikliğinin ne sıklıkta yeniden hesaplama gerektirdiğiyle ilgilidir. Simülatör seçeneği primesim_evtgrid_for_pdn kullanıldı ve PDN'de küçük voltaj değişiklikleri olduğunda bir matrisin çözülmesi gereken sayısını azaltır. Mor renkle gösterilen aşağıdaki grafikte, varsayılan olarak PDN'de matris çözmenin gerekli olduğu her noktada bir X vardır, ardından beyazla gösterilen, simülatör seçeneğiyle matris çözmenin kullanıldığı her noktada üçgenlerdir. Beyaz üçgenler, mor X'lerden çok daha az sıklıkta meydana gelir ve daha hızlı simülasyon hızları sağlar.

Çalışma sürelerini azaltmak için kullanılan son bir FineSim Pro simülatör seçeneği primesim_pdn_event_control=a:b ve a:b için ideal bir güç kaynağı uygulayarak çalışır ve PDN için daha az matris hesaplamasına neden olur.

Tüm FineSim Pro seçeneklerinin bir arada kullanılmasıyla yapılan simülasyon çalışma süresi iyileştirmeleri, 5.2 kat hızlanma sağladı.

Özet

SK hynix'teki mühendisler, bellek yongası tasarımlarında analiz için hem FineSim hem de PrimeSim devre simülatörlerini kullanıyorlar. PrimeSim Pro'da dört seçeneğin kullanılması, SPF parazitleri dahil tam çipli PDN analizine izin vermek için yeterli hız iyileştirmeleri sağlamıştır. Synopsys'in, bellek yongası ve diğer IC tasarım stillerinin artan zorluklarını karşılamak için devre simülatörü ailesini yenilemeye ve geliştirmeye devam edeceğini umuyorum.

İlgili Bloglar

Bu gönderiyi şu yolla paylaş:

• SEO Destekli İçerik ve Halkla İlişkiler Dağıtımı. Bugün Gücünüzü Artırın.
• Plato blok zinciri. Web3 Metaverse Zekası. Bilgi Güçlendirildi. Buradan Erişin.
• Kaynak: https://semiwiki.com/eda/324168-power-delivery-network-analysis-in-dram-design/