การวิเคราะห์เครือข่ายการจ่ายพลังงานในการออกแบบ DRAM

อาชีพการออกแบบ IC ของฉันเริ่มต้นจากการออกแบบ DRAM ในปี 1978 ดังนั้นฉันจึงเฝ้าดูการพัฒนาในด้านการออกแบบหน่วยความจำนี้เพื่อสังเกตความท้าทายในการออกแบบ การอัปเดตกระบวนการ และนวัตกรรมตลอดเส้นทาง Synopsys เป็นเจ้าภาพก สัมมนาเทคโนโลยีหน่วยความจำ ในเดือนพฤศจิกายน 2022 และฉันมีโอกาสชมการนำเสนอจากวิศวกรของ SK hynix, Tae-Jun Lee และ Bong-Gil Kang ชิป DRAM มีความจุสูงและอัตราข้อมูลที่รวดเร็วถึง 9.6 กิกะบิตต่อวินาที เช่นเดียวกับล่าสุด LPDDDR5T ประกาศวันที่ 25 มกราคม อัตราข้อมูลอาจถูกจำกัดโดยความสมบูรณ์ของ Power Delivery Network (PDN) แต่การวิเคราะห์ DRAM แบบเต็มชิปด้วย PDN จะทำให้เวลาในการจำลองช้าลงมากเกินไป

แบนด์วิธหน่วยความจำสูงสุดต่อช่อง x64 แสดงให้เห็นถึงการเติบโตอย่างต่อเนื่องในหลายชั่วอายุคน:

• DDR1, 3.2 GB/s ที่แหล่งจ่ายไฟ 2.5V
• DDR2, 6.4 GB/s ที่แหล่งจ่ายไฟ 1.8V
• DDR3, 12.8 GB/s ที่แหล่งจ่ายไฟ 1.5V
• DDR4, 25.6 GB/s ที่แหล่งจ่ายไฟ 1.2V
• DDR5, 51.2 GB/s ที่แหล่งจ่ายไฟ 1.1V

ความท้าทายที่ยิ่งใหญ่ในการบรรลุเป้าหมายด้านเวลาเชิงรุกเหล่านี้คือการควบคุมปัญหาการปล่อย IR ของกาฝากที่เกิดขึ้นระหว่างเค้าโครง IC ของอาร์เรย์ DRAM และที่แสดงด้านล่างคือแผนภาพของการลดลงของ IR โดยที่สีแดงเป็นพื้นที่ที่มีแรงดันไฟฟ้าตกสูงสุด ซึ่งในทางกลับกัน ทำให้ประสิทธิภาพของหน่วยความจำช้าลง

ปรสิตที่แยกออกมาสำหรับ IC จะถูกบันทึกในรูปแบบไฟล์ SPF และการเพิ่มปรสิตเหล่านี้สำหรับ PDN ไปยังรายการ SPICE ทำให้วงจรจำลองทำงานช้าลง 64 เท่า ในขณะที่จำนวนองค์ประกอบ RC ของปรสิตที่เพิ่มโดย PDN คือ มากกว่าสัญญาณของปรสิตถึง 3.7 เท่า

ที่ SK hynix พวกเขาคิดแนวทางปฏิบัติเพื่อลดเวลารันการจำลองเมื่อใช้ PrimeSim™ โปร โปรแกรมจำลองวงจรบน netlists SPF รวมถึง PDN โดยใช้สามเทคนิค:

1. การแบ่ง netlist ระหว่าง Power และสัญญาณอื่นๆ
2. การลดลงขององค์ประกอบ RC ใน PDN
3. การควบคุมการยอมรับเหตุการณ์จำลอง

PrimeSim Pro ใช้การแบ่งพาร์ติชันเพื่อแบ่งเน็ตลิสต์ตามการเชื่อมต่อ และตามค่าเริ่มต้น PDN และสัญญาณอื่นๆ จะรวมกันเป็นพาร์ติชันขนาดใหญ่มาก ซึ่งส่งผลให้เวลาในการจำลองช้าลงมากเกินไป นี่คือลักษณะของพาร์ติชันที่ใหญ่ที่สุดที่มีการตั้งค่าโปรแกรมจำลองเริ่มต้น:

ตัวเลือกใน PrimeSim Pro (primesim_pwrblock) ใช้เพื่อลดขนาดของพาร์ติชันที่ใหญ่ที่สุด โดยแยก PDN ออกจากสัญญาณอื่นๆ

PDN ที่แยกออกมาในรูปแบบ SPF มีองค์ประกอบ RC มากเกินไป ซึ่งทำให้เวลารันการจำลองวงจรช้าลง จึงเรียกตัวเลือกนี้ primesim_postl_rcred ถูกใช้เพื่อลดเครือข่าย RC ในขณะเดียวกันก็รักษาความแม่นยำไว้ ตัวเลือกการลด RC สามารถลดจำนวนองค์ประกอบ RC ได้มากถึง 73.9%

เครื่องจำลองวงจร เช่น PrimSim Pro ใช้คณิตศาสตร์เมตริกซ์เพื่อแก้ปัญหากระแสและแรงดันในพาร์ติชัน netlist ดังนั้นรันไทม์จึงเกี่ยวข้องโดยตรงกับขนาดเมทริกซ์ และความถี่ในการเปลี่ยนแปลงแรงดันไฟฟ้าต้องมีการคำนวณใหม่ ตัวเลือกการจำลอง primesim_evtgrid_for_pdn ถูกนำมาใช้ และลดจำนวนครั้งที่ต้องแก้ไขเมทริกซ์เมื่อใดก็ตามที่มีการเปลี่ยนแปลงแรงดันไฟฟ้าเล็กน้อยใน PDN แผนภูมิด้านล่างที่แสดงเป็นสีม่วงมี X ในแต่ละช่วงเวลาเมื่อต้องการการแก้เมทริกซ์ใน PDN โดยค่าเริ่มต้น จากนั้นแสดงเป็นสีขาวเป็นรูปสามเหลี่ยมที่แต่ละจุดในเวลาที่ใช้การแก้เมทริกซ์กับตัวเลือกตัวจำลอง สามเหลี่ยมสีขาวเกิดขึ้นน้อยกว่า X สีม่วงมาก ทำให้สามารถจำลองได้เร็วขึ้น

ตัวเลือกโปรแกรมจำลอง FineSim Pro สุดท้ายที่ใช้เพื่อลดรันไทม์คือ primesim_pdn_event_control=a:b และทำงานโดยการใช้แหล่งพลังงานในอุดมคติสำหรับ a:b ส่งผลให้การคำนวณเมทริกซ์น้อยลงสำหรับ PDN

การปรับปรุงรันไทม์การจำลองโดยใช้ตัวเลือก FineSim Pro ทั้งหมดนั้นเร็วขึ้น 5.2 เท่า

สรุป

วิศวกรของ SK hynix ได้ใช้ทั้งเครื่องจำลองวงจร FineSim และ PrimeSim สำหรับการวิเคราะห์ในการออกแบบชิปหน่วยความจำ การใช้สี่ตัวเลือกใน PrimeSim Pro ได้ให้การปรับปรุงความเร็วที่เพียงพอเพื่อให้สามารถวิเคราะห์ PDN แบบเต็มชิปที่มีปรสิต SPF รวมอยู่ด้วย ฉันคาดหวังว่า Synopsys จะยังคงคิดค้นและปรับปรุงวงจรจำลองตระกูลของพวกเขาต่อไป เพื่อตอบสนองความท้าทายที่เพิ่มขึ้นของชิปหน่วยความจำและรูปแบบการออกแบบ IC อื่นๆ

บล็อกที่เกี่ยวข้อง

แชร์โพสต์นี้ผ่าน:

• เนื้อหาที่ขับเคลื่อนด้วย SEO และการเผยแพร่ประชาสัมพันธ์ รับการขยายวันนี้
• เพลโตบล็อคเชน Web3 Metaverse ข่าวกรอง ขยายความรู้. เข้าถึงได้ที่นี่.
• ที่มา: https://semiwiki.com/eda/324168-power-delivery-network-analysis-in-dram-design/