Next-Gen 3D Chip/การแข่งขันบรรจุภัณฑ์เริ่มต้น

คลื่นลูกแรกของชิปกำลังออกสู่ตลาดโดยใช้เทคโนโลยีที่เรียกว่าการประสานแบบไฮบริด ซึ่งเป็นการเปิดศักราชใหม่สำหรับผลิตภัณฑ์ชิปแบบสามมิติและแพ็คเกจขั้นสูง

เอเอ็มดีเป็นผู้จำหน่ายรายแรกที่เปิดตัวชิปโดยใช้พันธะทองแดงแบบไฮบริด ซึ่งเป็นเทคโนโลยีไดสแต็กกิ้งขั้นสูงที่ช่วยให้อุปกรณ์และแพ็คเกจที่เหมือน 3D รุ่นต่อไปได้ การเชื่อมประสานแบบไฮบริดจะซ้อนและเชื่อมต่อชิปโดยใช้การเชื่อมต่อระหว่างทองแดงกับทองแดง ให้ความหนาแน่นและแบนด์วิธที่สูงกว่ารูปแบบการเชื่อมต่อระหว่างกันแบบการซ้อนชิปที่มีอยู่

AMD ใช้เทคโนโลยีการประสานแบบไฮบริดจาก TSMC ซึ่งเพิ่งปรับปรุงแผนงานในเวที Intel, Samsung และอื่น ๆ กำลังพัฒนาพันธะไฮบริด และนอกจาก AMD แล้ว ลูกค้าชิปรายอื่นๆ กำลังมองหาเทคโนโลยีนี้อยู่

“TSMC กล่าวว่าเทคโนโลยีของบริษัทน่าจะถูกนำมาใช้โดยลูกค้าคอมพิวเตอร์ประสิทธิภาพสูงทุกคน” Charles Shi นักวิเคราะห์จาก Needham กล่าว “การเชื่อมโยงแบบไฮบริดยังอยู่ในแผนงานของทุกคน หรืออย่างน้อยก็ในเรดาร์ของทุกคนในแอปพลิเคชันมือถือ”

กระบวนการที่ค่อนข้างใหม่ซึ่งดำเนินการในโรงงานผลิตเซมิคอนดักเตอร์ พันธะทองแดงแบบไฮบริดเป็นเทคโนโลยีการซ้อนชิปขั้นสูงที่สัญญาว่าจะให้ลูกค้าชิปได้เปรียบในการแข่งขัน เพื่อให้แน่ใจว่าชิปซ้อนไม่ใช่เรื่องใหม่และใช้ในการออกแบบมาหลายปีแล้ว มีอะไรใหม่ก็คือการประสานแบบไฮบริดช่วยให้สามารถออกแบบ 3D แบบเสาหินได้

ชิปส่วนใหญ่ไม่ต้องการการยึดติดแบบไฮบริด สำหรับบรรจุภัณฑ์ การยึดติดแบบไฮบริดส่วนใหญ่จะลดชั้นลงสำหรับการออกแบบระดับไฮเอนด์ เนื่องจากเป็นเทคโนโลยีที่มีราคาแพงซึ่งเกี่ยวข้องกับความท้าทายด้านการผลิตหลายประการ แต่มันทำให้ผู้ผลิตชิปมีตัวเลือกใหม่ ๆ เหล่านั้น ปูทางไปสู่การออกแบบ 3D รุ่นต่อไป ลูกบาศก์หน่วยความจำหรือ 3D DRAM และแพ็คเกจขั้นสูงเพิ่มเติม

มีหลายวิธีในการพัฒนาผลิตภัณฑ์ประเภทนี้ รวมถึงรุ่นชิปเล็ต สำหรับ ชิปเล็ตผู้ผลิตชิปอาจมีเมนูโมดูลาร์ไดในห้องสมุด จากนั้นลูกค้าสามารถผสมและจับคู่ชิปเล็ตและรวมเข้ากับประเภทแพ็คเกจที่มีอยู่หรือสถาปัตยกรรมใหม่ ในตัวอย่างหนึ่งของวิธีการนี้ AMD ได้ซ้อนชิปเล็ตที่พัฒนาขึ้นภายในสองตัว — โปรเซสเซอร์และ SRAM die — ส่งผลให้เป็นแพ็คเกจ 3 มิติที่รวม MPU ประสิทธิภาพสูงพร้อมหน่วยความจำแคชไว้ด้านบน ดายเชื่อมต่อโดยใช้พันธะไฮบริด

มีวิธีอื่นในการใช้ชิปเล็ต ตามเนื้อผ้า เพื่อพัฒนาการออกแบบ ผู้ขายจะพัฒนา a ระบบบนชิป (SoC) และรวมฟังก์ชันเพิ่มเติมบนอุปกรณ์ในแต่ละรุ่น วิธีการปรับขนาดเศษนี้ยากขึ้นและมีราคาแพงขึ้นในแต่ละเทิร์น แม้ว่ามันจะยังคงเป็นตัวเลือกสำหรับการออกแบบใหม่ แต่ชิปเล็ตก็กำลังเกิดขึ้นเป็นทางเลือกสำหรับการพัฒนาชิปที่ซับซ้อน

ด้วยชิปเล็ต SoC ขนาดใหญ่จะถูกแบ่งออกเป็นแม่พิมพ์หรือบล็อก IP ที่มีขนาดเล็กกว่า และรวมเข้าด้วยกันเป็นการออกแบบใหม่ทั้งหมด ตามทฤษฎีแล้ว วิธีการแบบชิปเล็ตช่วยเร่งเวลาในการออกสู่ตลาดด้วยต้นทุนที่ต่ำลง การยึดติดแบบไฮบริดเป็นหนึ่งในองค์ประกอบหลายอย่างที่ช่วยให้ใช้เทคโนโลยีได้

รูปที่ 1: เทคโนโลยี 3D V-Cache ของ AMD ซ้อนแคชบนโปรเซสเซอร์ ที่มา: AMD

ภูมิทัศน์บรรจุภัณฑ์
Chiplets ไม่ใช่ประเภทบรรจุภัณฑ์ตามลำพัง สิ่งเหล่านี้เป็นส่วนหนึ่งของระเบียบวิธีที่มีการบูรณาการที่แตกต่างกัน โดยที่แม่พิมพ์ที่ซับซ้อนถูกประกอบในแพ็คเกจขั้นสูง

บรรจุภัณฑ์ IC นั้นเป็นตลาดที่ซับซ้อน ในที่สุดอุตสาหกรรมเซมิคอนดักเตอร์ได้พัฒนาบรรจุภัณฑ์ประมาณ 1,000 ประเภท วิธีหนึ่งในการแบ่งกลุ่มตลาดบรรจุภัณฑ์คือแบ่งตามประเภทการเชื่อมต่อ ซึ่งรวมถึง wirebond, flip-chip, wafer-level packaging (WLP) และ through-silicon vias (TSVs) Interconnects ใช้เพื่อเชื่อมต่อหนึ่งกับอีกอันในแพ็คเกจ

แม้ว่าจะมีแรงผลักดันให้เพิ่มความหนาแน่นในบรรจุภัณฑ์ แต่อุปกรณ์เหล่านี้จำนวนมากยังคงใช้เทคโนโลยีที่เก่ากว่า เช่น การเชื่อมด้วยลวดและฟลิปชิป ในฟลิปชิป จะเกิดรอยกระแทกทองแดงเล็กๆ จากวัสดุบัดกรีที่ด้านบนของชิป จากนั้นอุปกรณ์จะพลิกและติดตั้งบนแม่พิมพ์หรือบอร์ดที่แยกจากกัน ดังนั้นการกระแทกจึงตกลงบนแผ่นทองแดงเพื่อสร้างการเชื่อมต่อทางไฟฟ้า ในฟลิปชิป ระยะพิทช์บนชิปมีช่วงตั้งแต่300μmถึง50μm ระยะห่างหมายถึงช่องว่างที่กำหนดระหว่างการกระแทกที่อยู่ติดกันบนแม่พิมพ์

“เรายังคงเห็นแพ็คเกจระยะพิทช์หยาบที่140μmถึง150μm นั่นยังคงเป็นกระแสหลักและจะไม่เปลี่ยนแปลงในเร็ว ๆ นี้” Annette Teng CTO ของ Promex บริษัท แม่ของ คิวพี เทคโนโลยีส์.

ในขณะเดียวกัน กระบวนการ WLP ถูกใช้เพื่อสร้างแพ็คเกจแบบกระจาย ซึ่งเริ่มต้นจากเทคโนโลยีที่ค่อนข้างหยาบ ขณะนี้ OSAT กำลังทำงานเพื่อเพิ่มความหนาแน่นของการกระจายโดยการลดขนาดเส้นและช่องว่าง และโดยการเพิ่มเสาหลักและโครงสร้าง 3 มิติอื่นๆ ไว้ด้านบน

“(Fan-out) แสดงถึงประเภทแพ็คเกจขนาดเล็กที่มีปริมาณมากที่สำคัญสำหรับสมาร์ทโฟนและแอพพลิเคชั่นมือถืออื่น ๆ” William Chen เพื่อนที่ ASE. “เรายังมีพื้นที่นวัตกรรมที่มีชีวิตชีวาซึ่งให้บริการด้านการประมวลผลประสิทธิภาพสูง, AI, แมชชีนเลิร์นนิง และอื่นๆ”

ในขณะเดียวกัน 2.5D ได้กลายเป็นกระแสหลักมากขึ้นสำหรับแอปพลิเคชันที่มีประสิทธิภาพสูงเช่น ศูนย์ข้อมูลในขณะที่บรรจุภัณฑ์ 3 มิติที่แท้จริงเพิ่งเริ่มต้น สำหรับ 2.5D ไดย์จะถูกวางซ้อนกันหรือวางเคียงข้างกันบนอินเตอร์โพเซอร์ ซึ่งรวมถึง TSV TSVs ให้การเชื่อมต่อทางไฟฟ้าจากดายไปยังบอร์ด

รูปที่ 2: ตัวอย่างของแพ็คเกจ 2.5D, high-density fan-out (HDFO), แพ็คเกจที่มีบริดจ์ และชิปเล็ต ที่มา: Amkor

2.5D แก้ปัญหาหลายอย่าง ในหลายระบบ โปรเซสเซอร์, DRAM และอุปกรณ์อื่นๆ จะถูกวางไว้บนบอร์ด ข้อมูลย้ายระหว่างโปรเซสเซอร์และ DRAM แต่บางครั้งการแลกเปลี่ยนนี้ทำให้เกิดเวลาแฝงและสิ้นเปลืองพลังงานเพิ่มขึ้น ในการตอบสนอง ระบบระดับไฮเอนด์จำนวนมากได้รวมแพ็คเกจ 2.5D เข้ากับ ASIC และ HBM ซึ่งช่วยให้ย้ายหน่วยความจำไปใกล้กับฟังก์ชันการประมวลผลมากขึ้น ทำให้มีปริมาณงานเร็วขึ้น

ตัวเลือกบรรจุภัณฑ์จำนวนมากเหล่านี้สามารถรองรับชิปเล็ตได้ โดยที่แม่พิมพ์จะถูกผสมและจับคู่ตามความต้องการของผู้ผลิตชิป “ระบบสามารถเพิ่มประสิทธิภาพได้โดยใช้ส่วนประกอบโปรเซสเซอร์ที่ดีที่สุดพร้อมโหนดประสิทธิภาพ/ต้นทุนที่เหมาะสม” Xiao Liu ผู้จัดการโปรแกรมอาวุโสของ Brewer Science กล่าว

การใช้แนวทางแบบชิปเล็ต ผู้ขายได้พัฒนาสถาปัตยกรรมแบบ 3 มิติ ตัวอย่างเช่น Intel เพิ่งเปิดตัวแพลตฟอร์ม CPU 3D ซึ่งรวมเอาคอร์โปรเซสเซอร์ 10nm เข้ากับคอร์โปรเซสเซอร์ 22nm สี่คอร์ในแพ็คเกจ

แพ็คเกจระดับไฮเอนด์ทั้งหมดมีการเติบโต โดยขับเคลื่อนโดย AI และแอปพลิเคชันอื่นๆ “AI เกี่ยวข้องกับการประมวลผลประสิทธิภาพสูง (HPC) เราเห็นความต้องการ BGA แบบฟลิปชิปจำนวนมาก ซึ่งเชื่อมโยงกับแอปพลิเคชัน AI หรือ HPC นอกจากนี้ยังรวมถึงการแผ่ขยาย 2.5D, 3D หรือความหนาแน่นสูง” Choon Lee, CTO ของ . กล่าว จสท.

แต่ละแพ็คเกจเหล่านี้ใช้กระบวนการผลิตที่แตกต่างกันตั้งแต่หนึ่งขั้นตอนขึ้นไป สิ่งที่พบได้ทั่วไปในแพ็คเกจขั้นสูงส่วนใหญ่คือเทคโนโลยีการเชื่อมต่อถึงกัน ในกรณีนี้ จะเป็นตัวกำหนดว่าคุณวางซ้อนและผูกดายในบรรจุภัณฑ์อย่างไร

3D CPU, HBM และชิปอื่น ๆ ของ Intel ใช้ microbumps ทองแดงขนาดเล็กเป็นโครงร่างการเชื่อมต่อระหว่างกันในแพ็คเกจพร้อมกับกระบวนการพลิกชิป ด้วย HBM จะมีการกระแทกทองแดงเล็กๆ ขึ้นที่แต่ละด้านของดาย DRAM จากนั้นกระแทกบนแม่พิมพ์เหล่านั้นเข้าด้วยกัน บางครั้งใช้การประสานด้วยความร้อน (TCB) ในการใช้งาน ระบบ TCB จะนำแม่พิมพ์ จัดเรียง และยึดชิปโดยใช้แรงและความร้อน

ปัจจุบัน microbumps ที่ทันสมัยที่สุดเกี่ยวข้องกับระยะพิทช์ 40μm ซึ่งเท่ากับขนาดการกระแทก 20μm ถึง 25μm โดยมีระยะห่าง 15μm ระหว่างการกระแทกที่อยู่ติดกันบนแม่พิมพ์ ในการวิจัยและพัฒนา ผู้ขายกำลังทำงานบนอุปกรณ์ที่มีระยะพิทช์สูงเกิน 40μm ที่นี่ลูกค้ามีตัวเลือกบางอย่าง ประการแรก พวกเขาสามารถพัฒนาชิปโดยใช้ไมโครบัมป์ที่มีอยู่ โดยทั่วไปแล้ว microbumps ที่ใช้บัดกรีจะขยายจากระยะพิทช์40μmในปัจจุบันไปเป็น10μm โดยที่แผนการเหล่านี้ใช้ไอน้ำหมด

“การจัดการหัวแร้งชิ้นเล็ก ๆ บนจุดบัดกรีเล็ก ๆ น้อย ๆ มีการกระจายมวลของบัดกรีที่มีอยู่ และเมื่อถึงจุดหนึ่ง สิ่งเหล่านั้นก็จะไม่น่าเชื่อถือ” ไมค์ เคลลี่ รองประธานฝ่ายพัฒนาและบูรณาการบรรจุภัณฑ์ขั้นสูงของ อัมกอร์. “ที่ใดที่หนึ่งระหว่าง 20μm ถึง 10μm ลูกค้าจะข้ามไปยังแนวทางแบบไฮบริด มันมีข้อดีมากมาย พลังระหว่างดายต่ำ เส้นทางสัญญาณไฟฟ้าเป็นเลิศ”

ในการยึดติดแบบไฮบริด ดายจะเชื่อมต่อโดยใช้ตัวเชื่อมระหว่างทองแดงกับทองแดงขนาดเล็ก ไม่ใช่การกระแทก สำหรับบรรจุภัณฑ์ จุดเริ่มต้นสำหรับการยึดเหนี่ยวแบบไฮบริดคือระยะพิทช์ 10μm ขึ้นไป

ทั้ง microbumps และการยึดติดแบบไฮบริดเป็นตัวเลือกที่เหมาะสม ลูกค้าสามารถใช้อย่างใดอย่างหนึ่งในแพ็คเกจขึ้นอยู่กับแอปพลิเคชัน

ทำไมต้องพันธะไฮบริด?
พันธะไฮบริดไม่ใช่เรื่องใหม่ ผู้จำหน่ายเซนเซอร์ภาพ CMOS ได้ใช้งานมาหลายปีแล้ว ในการสร้างเซ็นเซอร์ภาพ ผู้จำหน่ายจะประมวลผลเวเฟอร์ที่แตกต่างกันสองแผ่นในโรงงานเดียวกัน แผ่นเวเฟอร์ชุดแรกประกอบด้วยแม่พิมพ์จำนวนมาก โดยแต่ละแผ่นประกอบด้วยอาร์เรย์พิกเซล แผ่นเวเฟอร์ที่สองประกอบด้วยตัวประมวลผลสัญญาณตาย

จากนั้น เมื่อใช้การยึดประสานแบบไฮบริด เวเฟอร์จะถูกเชื่อมประสานด้วยตัวเชื่อมระหว่างทองแดงกับทองแดงที่ระดับไมโครเมตร จากนั้นแม่พิมพ์บนแผ่นเวเฟอร์จะถูกหั่นเป็นลูกเต๋าเพื่อสร้างเซ็นเซอร์ภาพ

กระบวนการนี้เกือบจะเหมือนกันสำหรับบรรจุภัณฑ์ แต่สำหรับบรรจุภัณฑ์ การยึดติดแบบไฮบริดเกี่ยวข้องกับความท้าทายในการประกอบที่แตกต่างกัน ซึ่งเป็นเหตุว่าทำไมจึงไม่ย้ายเข้าสู่การผลิตจนกระทั่งเมื่อไม่นานมานี้

มันถือสัญญาที่ดี ปลายปีที่แล้ว AMD เปิดตัวโปรเซสเซอร์เซิร์ฟเวอร์โดยใช้พันธะไฮบริด เมื่อเร็ว ๆ นี้ AMD ได้เปิดตัว Ryzen 7 5800X3D ซึ่งเป็นโปรเซสเซอร์เดสก์ท็อประดับไฮเอนด์ การใช้พันธะแบบไฮบริด SRAM ขนาด 7 นาโนเมตรจะถูกวางซ้อนและเชื่อมเข้าด้วยกันบนโปรเซสเซอร์ 7 นาโนเมตร ผลที่ได้คือ หน่วยความจำแคช L64 ขนาด 3MB ซ้อนอยู่บนโปรเซสเซอร์ ทำให้ความหนาแน่นของหน่วยความจำเพิ่มขึ้นสามเท่า

จากนั้นใน R&D มีการพัฒนาหลายอย่างในเวที ตัวอย่างเช่น โดยใช้ทั้งไมโครบัมป์และพันธะไฮบริด Imec ได้พัฒนาสิ่งที่เรียกว่า 3D-SoC ใน 3D-SoC คุณสามารถซ้อนไดย์จำนวนเท่าใดก็ได้ เช่น หน่วยความจำบนลอจิก สำหรับสิ่งนี้ คุณร่วมออกแบบหน่วยความจำและตรรกะตายเป็น SoC เดียว

การยึดติดแบบไฮบริดช่วยให้สามารถเชื่อมต่อถึงกันที่ล้ำหน้าที่สุดในอุปกรณ์เหล่านี้ “ในการตระหนักถึงวงจร 3D-SoC นั้น ระยะห่างระหว่างการเชื่อมต่อระหว่าง 3D จำเป็นต้องได้รับการปรับขนาดให้ไกลกว่าที่ล้ำสมัยในปัจจุบัน งานวิจัยปัจจุบันของเราได้แสดงให้เห็นความเป็นไปได้ของการเชื่อมต่อระหว่างกันดังกล่าวที่ระยะพิทช์ 7µm สำหรับการวางซ้อนแบบได-ทู-ไดร์ และระยะพิทช์ 700 นาโนเมตรสำหรับเวเฟอร์ถึงเวเฟอร์” เอริค บีย์น รองประธานอาวุโสฝ่าย R&D และผู้อำนวยการการรวมระบบ 3 มิติ กล่าว โปรแกรมที่ Imec ในบทความที่ IEDM

อย่างไรก็ตาม AMD กำลังใช้เทคโนโลยีพันธะไฮบริดของ TSMC ซึ่งเรียกว่า SoIC เมื่อเทียบกับไมโครบัมส์ เทคโนโลยีของ TSMC ให้ความหนาแน่นในการเชื่อมต่อมากกว่า 200 เท่า และความหนาแน่นของการเชื่อมต่อถึง 15 เท่า ตามข้อมูลของ AMD Lisa Su ประธานและ CEO ของ Lisa Su กล่าวว่า "สิ่งนี้ช่วยให้สามารถบูรณาการได้อย่างมีประสิทธิภาพและหนาแน่นมากขึ้น โดยใช้พลังงานต่อสัญญาณถึงหนึ่งในสาม เอเอ็มดี.

ในขณะเดียวกัน ในการนำเสนอในการประชุม IEDM ล่าสุด ดักลาส หยู รองประธานบริษัท TSMCได้ให้รายละเอียดเพิ่มเติมเกี่ยวกับแผนงาน SoIC ของบริษัท ข้อมูลนี้สรุปเส้นทางการปรับขนาด Bump pitch ของพันธะไฮบริดสำหรับลูกค้า

ในแผนงานของ SoIC TSMC เริ่มต้นด้วยระยะพิทช์ของพันธะที่9μmซึ่งมีวางจำหน่ายแล้ววันนี้ จากนั้นมีแผนที่จะแนะนำระยะพิทช์6μm ตามด้วย4.5μmและ3μm กล่าวอีกนัยหนึ่ง บริษัทหวังที่จะแนะนำพันธบัตรใหม่ทุกๆ สองปีหรือประมาณนั้น ซึ่งจะช่วยเพิ่มการปรับขนาด 70% ในแต่ละรุ่น

มีหลายวิธีในการใช้ SoIC ตัวอย่างเช่น AMD ออกแบบโปรเซสเซอร์ที่ใช้ 7nm และ SRAM ซึ่งผลิตโดย TSMC จากนั้น ใช้ SoIC TSMC เชื่อมต่อแม่พิมพ์ด้วยระยะพิทช์พันธบัตร 9μm

ในทางทฤษฎี เมื่อเวลาผ่านไป คุณสามารถพัฒนาชิปขั้นสูงต่างๆ และเชื่อมเข้าด้วยกันโดยใช้เทคโนโลยีของ TSMC ในระดับต่างๆ

แน่นอนว่าเทคโนโลยีนี้ไม่ได้มาแทนที่การปรับขนาดเศษแบบเดิม ในทางตรงกันข้าม การปรับขนาดเศษยังคงดำเนินต่อไป ทั้ง TSMC และ Samsung กำลังเพิ่มกระบวนการลอจิก 5 นาโนเมตรด้วย 3 นาโนเมตรและมากกว่านั้นในการวิจัยและพัฒนา

ครั้งหนึ่ง การเปลี่ยนจากโหนดกระบวนการหนึ่งไปยังโหนดถัดไปช่วยเพิ่มพลังอย่างมีนัยสำคัญในด้านพลังงาน ประสิทธิภาพ และพื้นที่ (PPA) สำหรับชิป ที่โหนดล่าสุด ประโยชน์ของ PPA กำลังลดน้อยลง

การเชื่อมแบบไฮบริดเป็นวิธีหนึ่งในการเพิ่มประสิทธิภาพของระบบในหลาย ๆ ด้าน “ในอดีต ประโยชน์ของ PPA ส่วนใหญ่มาจากซิลิคอน ผู้คนเคยปล่อยให้ประสิทธิภาพของระบบการปรับขนาดชิปขับเคลื่อน แต่ตอนนี้ การปรับขนาดเศษในขณะที่เครื่องยนต์สูญเสียไอน้ำไปเล็กน้อย” Shi จาก Needham กล่าว “ในที่สุด คุณต้องการให้มีพันธะไฮบริดเพื่อยกระดับ PPA ระดับระบบโดยรวม หากคุณต้องการความแม่นยำในทางเทคนิคมากขึ้น ฉันจะกำหนดให้ SoIC เป็นเครื่องมือที่ทรงพลังในชุดเครื่องมือที่มีให้สำหรับลูกค้า TSMC SoIC เป็นตัวกระตุ้น PPA ที่ยอดเยี่ยมสำหรับปริมาณงานบางอย่าง”

Intel, Samsung และอื่น ๆ ยังไม่ได้เปิดตัวแผนงานพันธะไฮบริด

อย่างไรก็ตาม จากมุมมองทางสถาปัตยกรรม ทั้งหมดนี้ไม่ง่ายอย่างที่คิด แพ็คเกจ 3D รุ่นต่อไปอาจรวมชิปเล็ตที่ซับซ้อนหลายอันไว้ที่โหนดต่างๆ แม่พิมพ์บางชนิดสามารถวางซ้อนกันและยึดติดโดยใช้การยึดติดแบบไฮบริด แม่พิมพ์อื่นๆ จะอยู่ที่อื่นในบรรจุภัณฑ์ ดังนั้นจึงต้องใช้เทคโนโลยีที่หลากหลายในการเชื่อมต่อชิ้นส่วนทั้งหมด

Richard Otte ประธานและซีอีโอของ Promex กล่าวว่า "การประสานแบบไฮบริดอาจจำเป็นสำหรับผู้ที่ผลักดันซองจดหมายเพื่อพัฒนาผลิตภัณฑ์คอมพิวเตอร์ที่มีประสิทธิภาพสูง “สำหรับโครงสร้างและการใช้งาน 2 มิติ ชิปเล็ตมีแนวโน้มที่จะเชื่อมต่อกันโดยใช้วิธีการที่มีความหนาแน่นสูง เหล่านี้รวมถึง interposers 3D-ICs ต้องใช้ชิปเล็ตแบบเรียงซ้อน ดังนั้น TSV และเสาทองแดง ตลอดจนกระบวนการเชื่อมต่อระหว่างกันที่มีความหนาแน่นสูง 2D”

มีความท้าทายอื่น ๆ ในแพ็คเกจ แม่พิมพ์ทั้งหมดจำเป็นต้องสื่อสารซึ่งกันและกันโดยใช้ลิงก์และอินเทอร์เฟซของ die-to-die ลิงก์ตายตัวเป็นกรรมสิทธิ์ส่วนใหญ่เป็นกรรมสิทธิ์ มีการเคลื่อนไหวเพื่อพัฒนาลิงค์มาตรฐานแบบเปิด “สิ่งกีดขวางบนถนนที่ใหญ่ที่สุดสำหรับชิปเล็ตที่กลายมาเป็น IP ใหม่คือการสร้างมาตรฐาน ต้องมีการกำหนดอินเทอร์เฟซการสื่อสารมาตรฐาน/ทั่วไประหว่างชิปเล็ตเพื่อให้สามารถใช้งานได้กับผู้ให้บริการบรรจุภัณฑ์หลายราย” Otte กล่าว

ความท้าทายในการผลิต
ด้านการผลิต กระบวนการประกอบสองประเภทใช้การประสานแบบไฮบริด—เวเฟอร์กับเวเฟอร์ และ ได-ทู-เวเฟอร์

ในเวเฟอร์ถึงเวเฟอร์ ชิปจะถูกประมวลผลบนเวเฟอร์สองแผ่นในชั้นหนึ่ง จากนั้นตัวเชื่อมเวเฟอร์จะนำแผ่นเวเฟอร์ทั้งสองมาผูกเข้าด้วยกัน สุดท้าย ดายแบบเรียงซ้อนบนเวเฟอร์จะถูกหั่นสี่เหลี่ยมลูกเต๋าและทดสอบ

ได-ทู-เวเฟอร์เป็นอีกทางเลือกหนึ่ง เช่นเดียวกับเวเฟอร์ถึงเวเฟอร์ ชิปจะถูกประมวลผลบนเวเฟอร์ในชั้นเยี่ยม แม่พิมพ์หั่นสี่เหลี่ยมลูกเต๋าจากแผ่นเวเฟอร์หนึ่งแผ่น จากนั้นแม่พิมพ์เหล่านั้นจะถูกผูกมัดเข้ากับแผ่นเวเฟอร์ฐาน สุดท้าย ดายแบบเรียงซ้อนบนเวเฟอร์จะถูกหั่นสี่เหลี่ยมลูกเต๋าและทดสอบ

รูปที่ 3: การไหลของเวเฟอร์สู่เวเฟอร์ ที่มา: Leti

รูปที่ 4: การไหลของได-ทู-เวเฟอร์ ที่มา: Leti

จากจุดเริ่มต้น สิ่งสำคัญคือต้องตายด้วยผลตอบแทนที่ดี แม่พิมพ์ที่มีผลตอบแทนต่ำกว่าพาร์อาจส่งผลต่อประสิทธิภาพของผลิตภัณฑ์ขั้นสุดท้าย ดังนั้นจึงเป็นเรื่องสำคัญที่จะต้องมีกลยุทธ์การทดสอบที่ดีล่วงหน้า

“แม่พิมพ์บางตัวอาจมีข้อบกพร่องในการผลิตซึ่งควรได้รับการคัดกรองในระหว่างการทดสอบ” Adel Elsherbini วิศวกรอาวุโสของ อินเทลระหว่างการนำเสนอที่ IEDM “อย่างไรก็ตาม หากการทดสอบครอบคลุมไม่ 100% แม่พิมพ์บางตัวอาจผ่านเป็นแม่พิมพ์ที่ดีได้ นี่เป็นความท้าทายโดยเฉพาะ แม่พิมพ์ที่มีข้อบกพร่องอาจส่งผลให้ผลผลิตของระบบขั้นสุดท้ายลดลง โดยเฉพาะอย่างยิ่งเมื่อจำนวนแม่พิมพ์เพิ่มขึ้น”

นอกจากกลยุทธ์การทดสอบที่ดีแล้ว จำเป็นต้องมีโฟลว์กระบวนการเสียงด้วย กระบวนการพันธะแบบไฮบริดเกิดขึ้นในคลีนรูมภายในโรงงานผลิตเซมิคอนดักเตอร์ ไม่ใช่ที่บ้านบรรจุภัณฑ์เหมือนกับประเภทบรรจุภัณฑ์ส่วนใหญ่

สิ่งสำคัญคือต้องดำเนินการตามขั้นตอนนี้ในห้องปลอดเชื้อที่สะอาดเป็นพิเศษ คลีนรูมแบ่งตามระดับความสะอาด ซึ่งขึ้นอยู่กับจำนวนและขนาดของอนุภาคที่อนุญาตต่อปริมาตรของอากาศ โดยทั่วไปแล้ว แฟบเซมิคอนดักเตอร์จะรวมคลีนรูมที่มี ISO Class 5 หรือมาตรฐานที่สะอาดกว่า ใน ISO Class 5 คลีนรูมต้องมีอนุภาคน้อยกว่า 3,520 ที่ขนาด >0.5µm ต่อลูกบาศก์เมตร ตาม American Cleanroom Systems คลีนรูม ISO Class 5 เทียบเท่ากับมาตรฐาน Class 100 รุ่นเก่า

ในบางกรณี การประกอบ IC ที่ OSAT จะดำเนินการใน ISO 7 หรือคลีนรูมคลาส 10,000 หรือสูงกว่า วิธีนี้ใช้ได้กับบรรจุภัณฑ์ทุกประเภท แต่ไม่ใช่สำหรับการยึดติดแบบไฮบริด ในกระบวนการนี้ อนุภาคขนาดเล็กอาจบุกรุกกระแส ทำให้อุปกรณ์ล้มเหลว

OSAT สามารถสร้างสิ่งอำนวยความสะดวกด้วยคลีนรูม ISO 5 ได้อย่างแน่นอน แต่นี่เป็นความพยายามที่มีราคาแพง การยึดติดแบบไฮบริดต้องใช้อุปกรณ์ที่ค่อนข้างแพง นอกจากนี้ การยึดติดแบบไฮบริดยังเกี่ยวข้องกับขั้นตอนต่างๆ ที่ผู้ขายเซมิคอนดักเตอร์คุ้นเคยกันมากกว่า

ทั้งในโฟลว์เวเฟอร์สู่เวเฟอร์และได-ทู-เวเฟอร์ กระบวนการเริ่มต้นด้วยกระบวนการดามาซีนเพียงขั้นตอนเดียวในแฟบ สำหรับสิ่งนี้ ชั้นซิลิคอนไดออกไซด์จะวางอยู่ที่ด้านหนึ่งของเวเฟอร์ จากนั้นจึงสร้างจุดแวะเล็กๆ จำนวนมากบนพื้นผิว ลวดลายต่างๆ ถูกแกะสลัก ทำให้เกิดจุดแวะเล็กๆ ขนาด µm จำนวนมากบนเวเฟอร์

วัสดุทองแดงจะถูกวางทับโครงสร้างทั้งหมด พื้นผิวถูกระนาบโดยใช้ระบบเคมี-กล-ขัดเงา (CMP) เครื่องมือนี้ขัดพื้นผิวโดยใช้แรงทางกล

กระบวนการ CMP จะขจัดวัสดุทองแดงและขัดพื้นผิว สิ่งที่เหลืออยู่คือวัสดุทำให้เป็นโลหะทองแดงในจุดแวะเล็กๆ

กระบวนการทั้งหมดซ้ำหลายครั้ง ในที่สุดเวเฟอร์ก็มีชั้นหนึ่ง แต่ละชั้นมีจุดแวะทองแดงเล็ก ๆ ซึ่งเชื่อมต่อกันในชั้นที่อยู่ติดกัน ชั้นบนสุดประกอบด้วยโครงสร้างทองแดงขนาดใหญ่ เรียกว่าแผ่นบอนด์ วัสดุอิเล็กทริกล้อมรอบแผ่นบอนด์ขนาดเล็ก

อย่างไรก็ตาม กระบวนการดาเมจโดยเฉพาะอย่างยิ่ง CMP เป็นสิ่งที่ท้าทาย ต้องใช้การควบคุมที่แม่นยำทั่วทั้งพื้นผิวของแผ่นเวเฟอร์ “[บนแผ่นเวเฟอร์] พื้นผิวอิเล็กทริกจะต้อง: (1) เรียบมากเพื่อให้แน่ใจว่าแรงดึงดูดที่แข็งแกร่งเมื่อติดดาย; และ (2) ภูมิประเทศที่ต่ำมากเพื่อหลีกเลี่ยงช่องว่างหรือความเครียดที่ไม่จำเป็นในอิเล็กทริกก่อนพันธะ” Elsherbini กล่าวในบทความที่ IEDM

ในระหว่างกระบวนการเหล่านี้ อาจเกิดปัญหาหลายประการ เวเฟอร์มีแนวโน้มที่จะหย่อนคล้อยหรือโค้งคำนับ จากนั้น ในระหว่างกระบวนการ CMP เครื่องมือสามารถขัดพื้นผิวได้มากเกินไป แผ่นทองแดงย่อเว้าใหญ่เกินไป แผ่นบางอันอาจไม่เข้าระหว่างกระบวนการยึดติด หากขัดด้านล่าง เศษทองแดงอาจทำให้เกิดไฟฟ้าลัดวงจรได้

ในการยึดติดแบบไฮบริด กระบวนการ CMP มาตรฐานอาจไม่ได้ผล "สิ่งนี้ต้องใช้การประมวลผล CMP พิเศษเพื่อควบคุมอัตราส่วนของสารเคมีต่อการกัดด้วยกลไกตลอดจนจำนวนขั้นตอน CMP เพื่อรักษาความเรียบของพื้นผิวอิเล็กทริก" Elsherbini กล่าว

หลังจาก CMP เวเฟอร์จะผ่านขั้นตอนมาตรวิทยา เครื่องมือมาตรวิทยาจะวัดและกำหนดลักษณะภูมิประเทศของพื้นผิว

“ความท้าทายของกระบวนการที่สำคัญของการยึดเกาะแบบไฮบริดด้วยทองแดง ได้แก่ การควบคุมข้อบกพร่องของพื้นผิวเพื่อป้องกันช่องว่าง ความหนาระดับเวเฟอร์และมาตรวิทยารูปร่าง พร้อมกับการควบคุมโปรไฟล์พื้นผิวระดับนาโนเมตรเพื่อรองรับการสัมผัสแผ่นพันธะไฮบริดที่ทนทาน และการควบคุมการจัดตำแหน่งของแผ่นทองแดงที่ด้านบน และก้นบึ้ง” Stephen Hiebert ผู้อำนวยการอาวุโสฝ่ายการตลาดของ . กล่าว KLA.

ขั้นตอนเพิ่มเติม
ตามขั้นตอนมาตรวิทยา เวเฟอร์จะผ่านการทำความสะอาดและกระบวนการอบอ่อน ขั้นตอนการหลอมจะเปิดใช้งานแม่พิมพ์

จากที่นี่ กระบวนการสามารถไปได้สองทิศทาง—เวเฟอร์ถึงเวเฟอร์หรือได-ทู-เวเฟอร์ ใน wafer-to-wafer คุณได้ประมวลผลแผ่นเวเฟอร์แรก (A) แล้ว จากนั้นเวเฟอร์แผ่นที่สอง (B) ที่มีแม่พิมพ์จะผ่านกระบวนการเดียวกัน (ดามาซีน, CMP, มาตรวิทยา)

จากนั้น เวเฟอร์ทั้งสอง (A, B) จะถูกเชื่อมประสานโดยใช้พันธะไฮบริด ชิปถูกหั่นเป็นลูกเต๋าบนเวเฟอร์และทดสอบ อุปกรณ์ที่เรียงซ้อนกันที่ได้จะมีลักษณะคล้ายโครงสร้าง 3 มิติ

ในขณะเดียวกันผู้ผลิตชิปจะใช้เวเฟอร์แผ่นแรกและเปิดใช้งานแม่พิมพ์ จากนั้น นำชิปบนเวเฟอร์ (A) มาหั่นเป็นลูกเต๋าและทดสอบ

จากนั้นแผ่นเวเฟอร์ตัวที่สอง (B) จะผ่านกระบวนการดามาซีน ตามด้วย CMP และขั้นตอนมาตรวิทยา เวเฟอร์นั้นไม่ได้หั่นสี่เหลี่ยมลูกเต๋าและยังคงสภาพเดิม ไดย์จากเวเฟอร์แปรรูป (A) จะถูกวางซ้อนกันและยึดติดบนเวเฟอร์ฐาน (B) โดยใช้ตัวประสาน

ชิปจะถูกหั่นเป็นลูกเต๋าบนเวเฟอร์ที่ซ้อนกันและทดสอบ สิ่งนี้จะสร้างอุปกรณ์ที่เหมือน 3D

สำหรับทั้งเวเฟอร์ถึงเวเฟอร์และได-ทู-เวเฟอร์ ผู้ขายสามารถใช้ระบบพันธะเวเฟอร์เดียวกันได้ ผู้ขายหลายรายขายระบบเหล่านี้สำหรับการยึดติดแบบไฮบริดที่มีความแม่นยำในการจัดตำแหน่งระดับนาโนเมตร

ในการใช้งาน ดายจะถูกวางบนยูนิตแบบตั้งโต๊ะภายในตัวประสานเวเฟอร์ แผ่นเวเฟอร์ที่ผ่านการแปรรูปจะถูกวางบนโต๊ะเวเฟอร์แยกต่างหากในตัวประสาน ดายจากโต๊ะจะถูกหยิบขึ้นมา จัดเรียง และวางบนแผ่นเวเฟอร์ที่ผ่านการแปรรูปแล้ว

ณ จุดนี้ แผ่นบอนด์ของโครงสร้างทั้งสองถูกเชื่อมเข้าด้วยกันโดยใช้กระบวนการสองขั้นตอน นั่นคือพันธะไดอิเล็กตริกกับไดอิเล็กตริก ตามด้วยการเชื่อมต่อระหว่างโลหะกับโลหะ "พันธะไฮบริดโดยตรงหมายถึงพันธะโมเลกุลของสองพื้นผิวที่ประกอบด้วยการเชื่อมต่อทองแดงภายในเมทริกซ์ SiO2" Emilie Bourjot ผู้จัดการโครงการบูรณาการ 3 มิติที่ ปล่อยให้ฉัน. “เมื่อพื้นผิวทั้งสองนี้สัมผัสกันอย่างใกล้ชิดที่อุณหภูมิห้อง พันธะ Van der Waals จะสร้างการยึดเกาะ พันธะเหล่านั้นจะเปลี่ยนเป็นพันธะโควาเลนต์และโลหะหลังจากงบประมาณด้านความร้อน”

กระบวนการพันธะเป็นสิ่งที่ท้าทาย “สิ่งแรกที่ต้องพิจารณาคือความถูกต้องของตำแหน่งและปริมาณงาน เราจำเป็นต้องสนับสนุนระดับเสียงที่ละเอียดมาก เราต้องสามารถวางแม่พิมพ์ได้อย่างแม่นยำมาก” Elsherbini ของ Intel กล่าว "สิ่งนี้ทำได้โดยการปรับปรุงการออกแบบให้เหมาะสมเพื่อให้แน่ใจว่าการจัดตำแหน่ง fiducials มีการมองเห็นและความเปรียบต่างที่ดีมาก ในขณะที่ไม่ใช้พื้นที่ตายตัวมากเกินไป"

ตัวประสานสามารถทำงานเหล่านี้ได้ แต่ความท้าทายคือการป้องกันอนุภาคที่ไม่ต้องการและข้อบกพร่องของพื้นผิวในการไหล อนุภาคเล็กๆ อาจทำให้เกิดช่องว่างในแผ่นพันธะได้ หากแม้แต่อนุภาคขนาด 100 นาโนเมตรยังบุกรุกแผ่นพันธะ ก็อาจส่งผลให้การเชื่อมต่อล้มเหลวหลายร้อยครั้ง

สรุป
การยึดติดแบบไฮบริดเป็นกระบวนการที่ซับซ้อนแต่สามารถทำให้เกิดผลได้ มันเปิดใช้งานชิปและแพ็คเกจคลาสใหม่

AMD เป็นคนแรกที่ใช้แนวทางนี้ แต่วิธีอื่นๆ จะตามมาในไม่ช้า การแข่งขันเพิ่งเริ่มต้น

เรื่องที่เกี่ยวข้อง
Scaling Bump Pitches ในบรรจุภัณฑ์ขั้นสูง
ความหนาแน่นที่สูงขึ้นของการเชื่อมต่อถึงกันจะช่วยให้สามารถเคลื่อนย้ายข้อมูลได้เร็วขึ้น แต่มีมากกว่าหนึ่งวิธีในการบรรลุเป้าหมายนั้น

Chiplets ประกอบเข้าด้วยกัน
การเปลี่ยนแปลงที่สามารถผลักดันแนวทางบรรจุภัณฑ์นี้ไปสู่กระแสหลักและความท้าทายที่รออยู่ข้างหน้า

คลื่นลูกต่อไปของบรรจุภัณฑ์ขั้นสูง
รายการตัวเลือกจำนวนมากกำลังขับเคลื่อนแพ็คเกจชิปหลายตัวให้อยู่ในระดับแนวหน้าของการออกแบบ ในขณะที่สร้างตัวเลือกและการแลกเปลี่ยนจำนวนมากจนน่าปวดหัว

ความท้าทายในอนาคตสำหรับบรรจุภัณฑ์ขั้นสูง
OSATs กำลังต่อสู้กับปัญหามากมาย รวมถึงการบิดเบี้ยว ความร้อนไม่ตรงกัน การรวมที่ต่างกัน และเส้นและช่องว่างที่บางลง

รูปลักษณ์ที่กว้างไกลภายในบรรจุภัณฑ์ขั้นสูง
CTO ของ JCET พูดถึงการชะลอตัวในกฎของมัวร์ และความสนใจที่เพิ่มขึ้นในแนวทางบรรจุภัณฑ์และชิปเล็ตใหม่ๆ

ขั้นตอนต่อไปสำหรับบรรจุภัณฑ์ระดับแผง
มันทำงานที่ไหน และสิ่งที่ท้าทายยังคงมีอยู่สำหรับการนำไปใช้ในวงกว้าง

ที่มา: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/