ไฮไลท์ของงาน TSMC Technology Symposium 2021 – บรรจุภัณฑ์

การประชุมวิชาการ TSMC Technology Symposium ล่าสุดได้ประกาศหลายฉบับเกี่ยวกับข้อเสนอบรรจุภัณฑ์ขั้นสูง

General

3Dผ้า^TM

ปีที่แล้ว TSMC ได้รวมแพ็คเกจ 2.5D และ 3D เข้าด้วยกันเป็นแบรนด์เดียวที่ครอบคลุม – 3Dผ้า.

เทคโนโลยีแพ็คเกจ 2.5D – CoWoS

ตัวเลือกบรรจุภัณฑ์ 2.5D แบ่งออกเป็นตระกูล CoWoS และ InFO

Chip-on-wafer-on-substrate แบบ “ดั้งเดิม” พร้อมซิลิกอน interposer สำหรับการเชื่อมต่อ die-to-die redistribution layer (RDL) กำลังฉลองปีที่ 10 ของการผลิตปริมาณมาก

ตัวเลือก CoWoS-R มาแทนที่ตัวคั่นซิลิกอน (ราคาแพง) ซึ่งครอบคลุมขอบเขตของพื้นที่การจัดวางแม่พิมพ์ 2.5D ด้วยตัวคั่นพื้นผิวแบบอินทรีย์ การแลกเปลี่ยนสำหรับ CoWoS-R คือระยะห่างระหว่างเส้นที่ก้าวร้าวน้อยกว่าสำหรับการเชื่อมต่อระหว่างกันของ RDL – เช่น ระยะพิทช์ 4um บนออร์แกนิก เมื่อเทียบกับระยะพิทช์ย่อยสำหรับ CoWoS-S

ระหว่างตัวเลือกตัวคั่นระหว่างซิลิกอน –S และออร์แกนิก –R ตระกูล TSMC CoWoS รวมถึงการเพิ่มที่ใหม่กว่าด้วยสะพานซิลิกอน "ในพื้นที่" สำหรับการเชื่อมต่อระหว่างขอบดายที่อยู่ติดกัน เศษซิลิคอนเหล่านี้ฝังอยู่ในซับสเตรตอินทรีย์ โดยให้การเชื่อมต่อ USR ที่มีความหนาแน่นสูง (ด้วยระยะพิทช์ L/S ที่แน่น) และคุณสมบัติการเชื่อมต่อโครงข่ายและการจ่ายพลังงานของสายไฟและระนาบ (หนา) บนพื้นผิวอินทรีย์

โปรดทราบว่า CoWoS ถูกกำหนดให้เป็นโฟลว์การประกอบแบบ “ชิปสุดท้าย” โดยมีดายติดอยู่กับตัวกั้นที่ประดิษฐ์ขึ้น

• เทคโนโลยีแพ็คเกจ 2.5D – InFO

InFO ใช้แม่พิมพ์ (ตัวเดียวหรือหลายตัว) บนตัวพาที่ฝังอยู่ในเวเฟอร์ที่สร้างขึ้นใหม่ของสารประกอบการขึ้นรูป การเชื่อมต่อระหว่างกันของ RDL และชั้นไดอิเล็กทริกนั้นถูกประดิษฐ์ขึ้นบนเวเฟอร์ ซึ่งเป็นโฟลว์ของกระบวนการที่ "ใช้ชิปเป็นอันดับแรก" InFO แบบ single-die ให้ตัวเลือกการนับการชนสูง โดยมีสาย RDL ยื่นออกไปด้านนอกจากพื้นที่ดาย – กล่าวคือ โทโพโลยีแบบ "กระจายออก" ตามที่แสดงด้านล่าง ตัวเลือกเทคโนโลยี InFO แบบ multi-die ได้แก่:

• • InFO-PoP: “แพ็คเกจบนแพ็คเกจ”
  • InFO-oS: “การประกอบ InFO บนวัสดุพิมพ์”

• เทคโนโลยีบรรจุภัณฑ์ 3 มิติ – SoIC

แพ็คเกจ 3D นั้นเชื่อมโยงกับแพลตฟอร์ม SoIC ซึ่งใช้สแต็กแบบเรียงซ้อนกับการเชื่อมแบบแผ่นโดยตรง ทั้งในแบบตัวต่อตัวหรือแบบตัวต่อตัว ซึ่งแสดงเป็นชิปบนเวเฟอร์ SoIC ผ่านซิลิคอนไวอาส (TSV) ให้การเชื่อมต่อผ่านไดในสแต็ก 3 มิติ

แผนงานการพัฒนา SoIC มีภาพประกอบด้านล่าง – ตัวอย่างเช่น การกำหนดค่าไดย์ N7-on-N7 จะเข้าเกณฑ์ในไตรมาส 4/21

ประกาศเทคโนโลยีบรรจุภัณฑ์ใหม่

มีการประกาศสำคัญหลายครั้งในงาน Symposium ปีนี้

• ขนาดแพ็คเกจสูงสุดและการปรับปรุง RDL

ความต้องการแม่พิมพ์ 2.5D จำนวนมากขึ้นที่รวมอยู่ในแพ็คเกจเดียวทำให้เกิดความต้องการในการผลิต RDL ในพื้นที่ที่ใหญ่ขึ้น ไม่ว่าจะเป็นบนอินเตอร์โพเซอร์หรือเวเฟอร์ที่สร้างใหม่ TSMC ยังคงขยาย "การเย็บ" ของการเชื่อมต่อระหว่างกันผ่านขนาดเรติเคิลสูงสุดของการเปิดรับแสงครั้งเดียว ในทำนองเดียวกัน มีความจำเป็นสำหรับเลเยอร์ RDL เพิ่มเติม (ที่มีระยะพิทช์สูง)

แผนงานสำหรับขนาดบรรจุภัณฑ์ที่ใหญ่ขึ้นและเลเยอร์ RDL ประกอบด้วย:

• • CoWoS-S: เส้นเล็ง 3X (ผ่านการรับรองโดย YE'2021)
  • CoWoS-R: เส้นเล็ง 45X (3X ในปี 2022), 4 ชั้น RDL บนซับสเตรตอินทรีย์ (W/S: 2um/2um) ในคุณสมบัติความน่าเชื่อถือโดยใช้สแต็กดาย SoC + 2 HBM2
  • CoWoS-L: รถทดสอบในการประเมินความน่าเชื่อถือที่ขนาดเรติเคิล 1.5X พร้อมสะพานเชื่อมต่อภายใน 4 ตัวระหว่าง 1 SoC และ 4 HBM2 สแต็คดาย
  • InFO_oS: เส้นเล็ง 5X (51 มม. x 42 มม. บนบรรจุภัณฑ์ขนาด 110 มม. x 110 มม.) เลเยอร์ RDL 5 เลเยอร์ (W/S: 2um/2um) อยู่ในการประเมินความน่าเชื่อถือ

รูปด้านล่างแสดงให้เห็นถึงการกำหนดค่า InFO_oS ที่เป็นไปได้ โดยมีลอจิกดายล้อมรอบด้วยชิปเล็ต I/O SerDes เพื่อรองรับสวิตช์เครือข่ายความเร็วสูง/รัศมีสูง

• • InFO_B (ด้านล่าง)

การกำหนดค่า InFO_PoP ที่แสดงด้านบนแสดงการประกอบ InFO ที่มีโมดูล DRAM ติดอยู่ด้านบน โดยมีจุดแวะระหว่าง DRAM และเลเยอร์การเชื่อมต่อ RDL

TSMC กำลังแก้ไขข้อเสนอ InFO_PoP นี้ เพื่อให้การประกอบแพ็คเกจ (LPDDR DRAM) เสร็จสมบูรณ์ที่ผู้ผลิตสัญญาภายนอก/OSAT ตัวเลือกที่แสดงไว้ที่ InFO_B ดังที่แสดงด้านล่าง

ในทำนองเดียวกัน TSMC ได้ขยาย "แพลตฟอร์มนวัตกรรมแบบเปิด" เพื่อรวมพันธมิตร 3DFabric ที่มีคุณสมบัติสำหรับการประกอบขั้นสุดท้ายของ InFO_B (ปัจจุบัน บริษัทพันธมิตร 3DFabric ได้แก่ Amkor Technology, ASE Group, Integrated Service Technology และ SK Hynix)

• • CoWoS-S "สถาปัตยกรรมมาตรฐาน" (STAR)

การออกแบบที่ใช้กันอย่างแพร่หลายสำหรับ CoWoS-S คือการผสานรวม SoC เดียวกับไดสแต็กหน่วยความจำแบนด์วิดท์สูง (HBM) หลายชุด ความกว้างของบัสข้อมูลระหว่างลอจิกไดย์และสแต็ค HBM2E (รุ่นที่ 2) มีขนาดใหญ่มาก เช่น 1024 บิต

ความท้าทายในการกำหนดเส้นทางและความสมบูรณ์ของสัญญาณในการเชื่อมต่อกอง HBM กับ SoC ผ่าน RDL นั้นมีความสำคัญมาก TSMC ให้บริการบริษัทระบบต่างๆ ด้วยการกำหนดค่าการออกแบบมาตรฐาน CoWoS-S หลายแบบ เพื่อเร่งการพัฒนาทางวิศวกรรมและกำหนดการวิเคราะห์ทางไฟฟ้า รูปด้านล่างแสดงตัวเลือก CoWoS-S ที่แตกต่างกัน โดยมีตั้งแต่ 2 ถึง 6 HBM2E สแต็ค

TSMC คาดการณ์ว่าจะมีการนำการออกแบบมาตรฐานเหล่านี้ไปใช้ในอัตราที่สูงในปี 2021

• วัสดุ TIM ใหม่

โดยทั่วไปแล้ว ฟิล์มบางของวัสดุเชื่อมต่อในการระบายความร้อน (TIM) จะถูกรวมไว้ในบรรจุภัณฑ์ขั้นสูง เพื่อช่วยลดความต้านทานทางความร้อนทั้งหมดจากแม่พิมพ์ที่ใช้งานไปยังสภาพแวดล้อมโดยรอบ (สำหรับอุปกรณ์ที่มีกำลังสูงมาก โดยทั่วไปจะใช้ชั้นวัสดุ TIM สองชั้น – ชั้นภายในระหว่างแม่พิมพ์และฝาปิดบรรจุภัณฑ์ และชั้นหนึ่งระหว่างบรรจุภัณฑ์และแผ่นระบายความร้อน)

ทีมวิจัยและพัฒนาบรรจุภัณฑ์ขั้นสูงของ TSMC กำลังดำเนินการตามตัวเลือกวัสดุ TIM ภายในใหม่ ตามที่แสดงด้านล่าง เพื่อให้สอดคล้องกับการกระจายพลังงานที่เพิ่มขึ้นของการกำหนดค่าบรรจุภัณฑ์ที่ใหญ่ขึ้น

• การขยายกำลังการผลิตบรรจุภัณฑ์ขั้นสูง (AP)

ในความคาดหมายของการนำบรรจุภัณฑ์ 3DFabric มาใช้อย่างเต็มรูปแบบ TSMC กำลังลงทุนอย่างมีนัยสำคัญในการขยายกำลังการผลิตบรรจุภัณฑ์ขั้นสูง (AP) ดังที่แสดงด้านล่าง

สำหรับข้อมูลเพิ่มเติมเกี่ยวกับเทคโนโลยี 3DFabric ของ TSMC โปรดทำตามนี้ ลิงค์.

-ชิปกาย

แชร์โพสต์นี้ผ่าน: ที่มา: https://semiwiki.com/semiconductor-manufacturers/tsmc/299955-highlights-of-the-tsmc-technology-symposium-2021-packaging/