Chiplets เปิดกล่องแพนโดร่า - Semiwiki

เผยแพร่ซ้ำโดยเพลโต

ผู้ติดตาม: 0

ชิปเล็ต

Chiplets ได้ทำให้การออกแบบด้านหนึ่งเรียบง่ายขึ้น แต่กลับเปิดกล่องแพนโดร่าไว้ที่ด้านหน้าอีกด้าน ความซับซ้อนในการจำลองของแต่ละอย่าง ชิปเล็ต ต่ำกว่า แต่ตอนนี้การเชื่อมต่อระหว่างชิปเล็ตกับชิปเล็ตมีความซับซ้อน ผู้คนกำลังทดลองใช้โปรโตคอลการเชื่อมต่อระหว่างกัน รูปแบบของ UCIe การปรับเปลี่ยนการตั้งค่า UCIe ความเร็วอินเทอร์เฟซ จำนวนเลเยอร์ทางกายภาพ และอื่นๆ ตอนนี้เพิ่มมาตรฐานเดิม เช่น AXI, โปรโตคอลใหม่ เช่น PICe6.0 และการเชื่อมโยงกันของแคชเข้าด้วยกัน

โดยรวมแล้ว สิ่งนี้ทำให้เกิดการทดลองชุดใหม่ทั้งหมด สิ่งหนึ่งที่การจำลองแบบดั้งเดิมและการสร้างแบบจำลอง RTL จะไม่ทำงาน คุณต้องใช้ความพยายามในการแลกเปลี่ยนทางสถาปัตยกรรมก่อน ไม่ใช่แค่การเลือกส่วนประกอบเท่านั้น ซึ่งหมายความว่าคุณจะต้องดำเนินการวิเคราะห์การรับส่งข้อมูล การแบ่งพาร์ติชันแอปพลิเคชัน ขนาดของระบบ และผลกระทบของเลเยอร์ทางกายภาพประเภทต่างๆ นอกจากนี้เกณฑ์มาตรฐานจะแตกต่างกันมากขึ้นอยู่กับแอปพลิเคชัน

ข้อกำหนด UCIe เป็นข้อกำหนดใหม่และไม่มีเกณฑ์มาตรฐานที่ชัดเจน นอกจากนี้ ข้อกำหนด UCIe ยังให้คำแนะนำเกี่ยวกับเวลาแฝงและพลังงานเท่านั้น ทั้งสองเป็นข้อกำหนดที่เข้มงวด ซึ่งหมายความว่าการศึกษาด้านกำลัง-ประสิทธิภาพ-พื้นที่เป็นสิ่งที่หลีกเลี่ยงไม่ได้ เนื่องจากคุณมีการแปลงโปรโตคอล-โปรโตคอล-โปรโตคอล เช่น PCIe 6.0 เป็น UCIe เป็น AXI การตั้งค่าการสร้างแบบจำลองจึงซับซ้อน

ทางออกหนึ่งคือการดูการสร้างแบบจำลองระบบโดยใช้ วิชวลซิม ราคาเริ่มต้นที่ มิราบิลิส ออกแบบ. พวกเขาเพิ่งเปิดตัวโมเดล IP ระดับระบบ UCIe และจะสาธิตกรณีการใช้งานต่างๆ ของการเชื่อมต่อระหว่างกันที่ การประชุมสุดยอด Chiplet. เพื่อเป็นแนวทางแก่นักออกแบบ พวกเขาได้เผยแพร่คู่มือพร้อมกรณีการใช้งานจำนวนมาก ผลลัพธ์ประสิทธิภาพพลังงานที่คาดหวัง และตัวเลือกสำหรับการเพิ่มประสิทธิภาพ พวกเขามีทั้งการนำเสนอกระดาษและบูธในการประชุมสุดยอด ฉันหวังว่าจะได้พบคุณที่นั่น!

นี่คือลิงค์สำหรับบทความที่ผู้คนสามารถรับได้: การสร้างแบบจำลองประสิทธิภาพของระบบคอมพิวเตอร์ที่แตกต่างกันตามสถาปัตยกรรม UCIe Interconnect

นามธรรม:

การออกแบบชิปที่ซับซ้อนในปัจจุบันที่โหนดระดับแนวหน้าโดยทั่วไปประกอบด้วยแม่พิมพ์หลายตัว (หรือชิปเล็ต) แนวทางดังกล่าวช่วยให้สามารถผลิตแม่พิมพ์จากผู้ผลิตหรือกระบวนการต่างๆ ได้ เช่นเดียวกับ IP ที่นำมาใช้ซ้ำได้ นักออกแบบจำเป็นต้องมีแบบจำลองระดับระบบเพื่อประเมินการใช้งานที่แตกต่างกันของสถานการณ์ที่ซับซ้อนดังกล่าว

ระบบตัวอย่างประกอบด้วยชิปเล็ต I/O, ชิปเล็ตคอร์พลังงานต่ำ, ชิปเล็ตคอร์ประสิทธิภาพสูง, ชิปเล็ตเสียงและวิดีโอ และชิปเล็ตแอนะล็อก ที่เชื่อมต่อถึงกันโดยใช้มาตรฐาน Universal Chiplet Interconnect Express (UCIe)

ทีมของเราพิจารณาสถานการณ์และการกำหนดค่าหลายประการ รวมถึงแพ็คเกจขั้นสูงและมาตรฐาน โปรไฟล์การรับส่งข้อมูลและทรัพยากรที่หลากหลาย และตัวจับเวลาเพื่อขยายขอบเขตการเข้าถึงและประเมินเหตุการณ์เมื่อหมดเวลา การระบุจุดแข็งและจุดอ่อนของการเชื่อมต่อ UCIe สำหรับการใช้งานภารกิจช่วยให้เราได้รับการกำหนดค่าที่เหมาะสมที่สุดสำหรับแต่ละระบบย่อยเพื่อให้ตรงตามข้อกำหนดด้านประสิทธิภาพ กำลัง และฟังก์ชัน

เกี่ยวกับมิราบิลิส ดีไซน์ อิงค์

Mirabilis Design เป็นบริษัทซอฟต์แวร์ใน Silicon Valley ที่ให้บริการซอฟต์แวร์และโซลูชันการฝึกอบรมเพื่อระบุและขจัดความเสี่ยงในข้อมูลจำเพาะของผลิตภัณฑ์ คาดการณ์ทรัพยากรบุคคลและเวลาที่จำเป็นในการพัฒนาผลิตภัณฑ์ได้อย่างแม่นยำ และปรับปรุงการสื่อสารระหว่างวิศวกรรมที่หลากหลาย
ทีม

VisualSim Architect ผสมผสานทรัพย์สินทางปัญญา การสร้างแบบจำลองระดับระบบ การจำลอง การวิเคราะห์สภาพแวดล้อม และเทมเพลตแอปพลิเคชัน เพื่อปรับปรุงการสร้างแบบจำลอง การจำลอง การวิเคราะห์ และการตรวจสอบ RTL อย่างมีนัยสำคัญ สภาพแวดล้อมช่วยให้นักออกแบบสามารถรวมเข้ากับการออกแบบได้อย่างรวดเร็ว ซึ่งตรงตามข้อกำหนดด้านเวลาและพลังงานที่พึ่งพาซึ่งกันและกัน ใช้ตั้งแต่เนิ่นๆ ในกระบวนการออกแบบควบคู่ไปกับ (และเป็นตัวช่วย) ข้อกำหนดที่เป็นลายลักษณ์อักษรและก่อนการใช้งาน (เช่น RTL, รหัสซอฟต์แวร์ หรือแผนผัง) ของผลิตภัณฑ์