Power Delivery Network Analysis In DRAM Design

Återutgiven av Platon

anhängare: 0

Min IC-designkarriär började med DRAM-design redan 1978, så jag har hållit ett öga på utvecklingen inom detta område av minnesdesign för att notera designutmaningarna, processuppdateringar och innovationer längs vägen. Synopsys var värd för en minnestekniksymposium i november 2022, och jag hade en chans att se en presentation från SK hynix ingenjörer, Tae-Jun Lee och Bong-Gil Kang. DRAM-kretsar har nått hög kapacitet och snabba datahastigheter på 9.6 gigabit per sekund, som de senaste LPDDDR5T tillkännagivande den 25 januari. Datahastigheter kan begränsas av integriteten hos Power Delivery Network (PDN), men att analysera en full-chip DRAM med PDN kommer att sakta ner simuleringstiderna för mycket.

Den maximala minnesbandbredden per x64-kanaler har visat stadig tillväxt över flera generationer:

DDR1, 3.2 GB/s vid 2.5V matning
DDR2, 6.4 GB/s vid 1.8V matning
DDR3, 12.8 GB/s vid 1.5V matning
DDR4, 25.6 GB/s vid 1.2V matning
DDR5, 51.2 GB/s vid 1.1V matning

En stor utmaning för att möta dessa aggressiva tidsmål är att kontrollera de parasitära IR-fallproblem som orsakas under IC-layouten av DRAM-matrisen, och nedan visas en plot av IR-fall där den röda färgen är ett område med högsta spänningsfall, vilket i sin tur saktar ner minnets prestanda.

IR-falldiagram min — IR-dropplot för DRAM-array

De extraherade parasiterna för en IC sparas i ett SPF-filformat, och att lägga till dessa parasiter för PDN till en SPICE-nätlista gör att kretssimulatorn saktar ner med en faktor 64X, medan antalet parasitiska RC-element som läggs till av PDN är 3.7 gånger mer än bara signalparasiter.

På SK hynix kom de fram till ett pragmatiskt tillvägagångssätt för att minska simuleringskörtiderna när man använder PrimeSim™ Pro kretssimulator på SPF-nätlistor inklusive PDN genom att använda tre tekniker:

Uppdelning av nätlistan mellan Power och andra signaler
Reduktion av RC-element i PDN
Styr simuleringshändelsetolerans

PrimeSim Pro använder partitionering för att dela upp nätlistan baserat på anslutning, och som standard skulle PDN och andra signaler kombineras för att bilda mycket stora partitioner, vilket i sin tur saktade ner simuleringstiderna för mycket. Så här såg den största partitionen ut med standardsimulatorinställningar:

Största partitionen Före min — Största partitionen, standardinställningar

Ett alternativ i PrimeSim Pro (primesim_pwrblock) användes för att skära ner storleken på den största partitionen och separera PDN från andra signaler.

Största partitionen efter min — Största partitionen, med alternativet: primesim_pwrblock

Den extraherade PDN i SPF-format hade för många RC-element, vilket saktade ner kretssimuleringens körtider, så ett alternativ som kallas primesim_postl_rcred användes för att minska RC-nätverket, samtidigt som noggrannheten bibehölls. Alternativet RC-reduktion kunde minska antalet RC-element med upp till 73.9 %.

Kretssimulatorer som PrimSim Pro använder matrismatte för att lösa för ström och spänningar i nätlistpartitionerna, så körtiden är direkt relaterad till matrisstorleken och hur ofta en spänningsändring kräver omräkning. Simulatoralternativet primesim_evtgrid_for_pdn användes, och det minskar antalet gånger en matris behöver lösas när det finns små spänningsförändringar i PDN. Tabellen nedan som visas i lila har ett X vid varje tidpunkt då matrislösning i PDN krävdes som standard, sedan visas i vitt trianglar vid varje tidpunkt som matrislösning används med simulatoralternativet. De vita trianglarna förekommer mycket mer sällan än de lila X:en, vilket möjliggör snabbare simuleringshastigheter.

Power Event Control min — Power Event Control, med alternativet: primesim_evtgrid_for_pdn

Ett sista FineSim Pro-simulatoralternativ som användes för att minska körtiderna var primesim_pdn_event_control=a:b, och det fungerar genom att använda en idealisk strömkälla för a:b, vilket resulterar i färre matrisberäkningar för PDN.

Förbättringarna av simuleringens körtid genom att använda alla FineSim Pro-alternativ kombinerade var 5.2 gånger snabbare.

Sammanfattning

Ingenjörer på SK hynix har använt både FineSim- och PrimeSim-kretssimulatorerna för analys i sina minneschipdesigner. Att använda fyra alternativ i PrimeSim Pro har gett tillräckliga hastighetsförbättringar för att möjliggöra full-chip PDN-analys med SPF-parasiter inkluderade. Jag förväntar mig att Synopsys kommer att fortsätta att förnya och förbättra sin kretssimulatorfamilj för att möta de växande utmaningarna med minneschip och andra IC-designstilar.