Nästa generations 3D-chip/förpackningstävling börjar

Den första vågen av chips slår ut på marknaden med hjälp av en teknik som kallas hybrid bonding, vilket sätter scenen för en ny och konkurrenskraftig era av 3D-baserade chipprodukter och avancerade paket.

AMD är den första leverantören som avslöjar chips med kopparhybridbindning, en avancerad stansningsteknik som möjliggör nästa generations 3D-liknande enheter och paket. Hybridbindning staplar och ansluter chip med hjälp av små koppar-till-koppar-kopplingar, vilket ger högre densitet och bandbredd än befintliga chip-stack-sammankopplingsscheman.

AMD använder hybridbindningsteknik från TSMC, som nyligen uppdaterade sin färdplan på arenan. Intel, Samsung och andra utvecklar också hybridbindning. Och förutom AMD tittar andra chipkunder på tekniken.

"TSMC säger att dess teknologi sannolikt kommer att användas av alla deras högpresterande datorkunder", säger Charles Shi, analytiker på Needham. "Hybridbindning finns också på allas färdplan, eller åtminstone på allas radar, i mobila applikationer."

En relativt ny process som genomförs i en halvledarfab, kopparhybridbindning är en avancerad chipstaplingsteknik som lovar att ge chipkunder vissa konkurrensfördelar. För att vara säker, spånstapling är inte ny och har använts i design i flera år. Vad som är nytt är att hybridbindning möjliggör nästan monolitiska 3D-designer.

De flesta chips kräver inte hybridbindning. När det gäller förpackningar är hybridbindning främst förvisad till avancerad design, eftersom det är en dyr teknik som involverar flera tillverkningsutmaningar. Men det ger dessa chiptillverkare några nya alternativ, vilket banar väg mot nästa generations 3D-designer, minneskuber eller 3D DRAMs och mer avancerade paket.

Det finns flera sätt att utveckla dessa typer av produkter, inklusive chiplet-modellen. För chiplets, kan en chiptillverkare ha en meny med modulära stansar i ett bibliotek. Kunderna kan sedan blanda och matcha chiplets och integrera dem i en befintlig pakettyp eller ny arkitektur. I ett exempel på denna metod, staplade AMD två internt utvecklade chiplets - en processor och SRAM-matris - vilket resulterade i ett 3D-paket som kombinerar en högpresterande MPU med cacheminne ovanpå. Formarna ansluts med hybridbindning.

Det finns andra sätt att implementera chiplets. Traditionellt, för att främja en design, skulle leverantörer utveckla en system-on-a-chip (SoC) och integrera fler funktioner på enheten vid varje generation. Denna chipskalningsmetod blir svårare och dyrare för varje tur. Även om det fortfarande är ett alternativ för nya konstruktioner, dyker chiplets upp som ett alternativ för att utveckla komplexa chips.

Med chiplets bryts en stor SoC upp i mindre dies eller IP-block och återaggregeras till en helt ny design. I teorin accelererar chiplet-metoden time-to-market med lägre kostnader. Hybridbindning är ett av många element för att möjliggöra tekniken.

Fig. 1: AMD:s 3D V-Cache-teknik staplar cachen på en processor. Källa: AMD

Förpackningslandskap
Chiplets är inte en förpackningstyp i sig. De är en del av en metodik som inkluderar heterogen integration, där komplexa formar sätts ihop i ett avancerat paket.

IC-förpackningar i sig är en komplicerad marknad. Vid sista räkningen har halvledarindustrin utvecklat omkring 1,000 XNUMX pakettyper. Ett sätt att segmentera förpackningsmarknaden är efter sammankopplingstyp, som inkluderar wirebond, flip-chip, wafer-level packaging (WLP) och through-silikon vias (TSV). Sammankopplingar används för att koppla en dyna till en annan i paket.

Även om det finns en push för att öka densiteten i förpackningar, är många av dessa enheter fortfarande baserade på äldre teknologier, såsom wire bonding och flip-chip. I flip-chip bildas små kopparbullar baserade på lödmaterial ovanpå ett chip. Enheten vänds sedan och monteras på en separat dyna eller kort, så att stötarna landar på kopparkuddar för att bilda elektriska anslutningar. I flip-chip sträcker sig bumpen på ett chip från 300 μm till 50 μm. En pitch hänvisar till ett givet utrymme mellan intilliggande stötar på tärningen.

"Vi ser fortfarande grova paket vid 140 μm till 150 μm. Det är fortfarande mainstream, och det kommer inte att förändras inom kort, säger Annette Teng, CTO för Promex, moderbolaget till QP Technologies.

WLP-processer används under tiden för att göra fan-out-paket, vilket började som en relativt grov teknologi. OSAT:er arbetar nu för att öka tätheten av fan-outs genom att krympa linjerna och utrymmena och genom att lägga till pelare och andra 3D-strukturer ovanpå dem.

"(Fan-out) representerar en viktig miniatyriserad pakettyp i stora volymer för smartphones och andra mobila applikationer", säger William Chen, en stipendiat vid ASE. "Vi har också ett pulserande innovationsområde som betjänar områdena högpresterande datoranvändning, AI, maskininlärning och mer."

Samtidigt har 2.5D blivit allt mer mainstream för högpresterande applikationer, som t.ex datacenter, medan äkta 3D-paketering precis har börjat. Med 2.5D staplas tärningarna eller placeras sida vid sida ovanpå en interposer, som innehåller TSV:er. TSV:erna tillhandahåller en elektrisk anslutning från formarna till kortet.

Fig. 2: Exempel på 2.5D-paket, high-density fan-out (HDFO), paket med broar och chiplets. Källa: Amkor

2.5D löser flera problem. I många system placeras en processor, DRAM och andra enheter på ett kort. Data flyttas mellan en processor och DRAM, men ibland orsakar detta utbyte latens och ökad strömförbrukning. Som svar har många avancerade system 2.5D-paket med ASIC och HBM. Det gör att minnet kan flyttas närmare bearbetningsfunktionerna, vilket möjliggör snabbare genomströmning.

Många av dessa förpackningsalternativ kan stödja chiplets, där stansar blandas och matchas efter en chiptillverkares behov. "Systemet kan optimeras genom att använda de bästa processorkomponenterna med en optimal prestanda/kostnadsprocessnod", säger Xiao Liu, senior programchef på Brewer Science.

Med hjälp av chiplet-metoden har leverantörer utvecklat 3D-liknande arkitekturer. Till exempel introducerade Intel nyligen en 3D CPU-plattform. Detta kombinerar en 10nm processorkärna med fyra 22nm processorkärnor i ett paket.

Alla avancerade paket växer, drivna av AI och andra applikationer. "AI involverar högpresterande beräkningar (HPC). Vi ser en stor efterfrågan på flip-chip BGA, som är kopplat till AI- eller HPC-applikationer. Det inkluderar också 2.5D, 3D eller högdensitetsfan-out, säger Choon Lee, CTO på JCET.

Vart och ett av dessa paket använder en eller flera olika tillverkningsprocesser. Det som är vanligt bland de flesta avancerade paketen är sammankopplingstekniken. I det här fallet avgör det hur du staplar och binder tärningarna i ett paket.

Intels 3D CPU, HBM och andra chips använder små kopparmikrobultar som sammankopplingsscheman i paketet, tillsammans med en flip-chip-process. Med HBM bildas små kopparbular på varje sida av DRAM-formarna. Gupparna på dessa stansar binds sedan samman, ibland med hjälp av termokompressionsbindning (TCB). I drift tar ett TCB-system formarna, riktar in dem och binder chipsen med kraft och värme.

Idag involverar de mest avancerade mikrobulorna en stigning på 40 μm, vilket motsvarar 20 μm till 25 μm bultstorlekar med 15 μm mellanrum mellan de intilliggande stötarna på formen. Inom forskning och utveckling arbetar leverantörer med enheter med bump-pitch över 40 μm. Här har kunderna några alternativ. Först kunde de utveckla chips med hjälp av befintliga mikrobular. I grund och botten sträcker sig lödbaserade mikrobular från 40 μm stigning i dag ner till 10 μm, där dessa scheman tar slut.

"Hantera små bitar av lödkapslar på små små lodbullar har sin egen fördelning av tillgänglig lödmassa. Och någon gång kommer de inte att vara tillförlitliga”, säger Mike Kelly, vice vd för avancerad förpackningsutveckling och integration på Amkor. "Någonstans mellan 20 μm och 10 μm kommer kunderna att hoppa till hybridmetoden. Det har många fördelar. Effekten mellan formen är låg. Den elektriska signalvägen är utmärkt."

Vid hybridbindning är formarna anslutna med små koppar-till-koppar-kopplingar, inte stötar. För förpackningar är utgångspunkten för hybridbindning 10 μm stigningar och längre.

Både microbumps och hybridbindning är genomförbara alternativ. Kunder kan använda det ena eller det andra i paket, beroende på applikation.

Varför hybridbindning?
Hybridbindning är inte nytt. I flera år har CMOS-bildsensorleverantörer använt det. För att göra en bildsensor bearbetar en leverantör två olika wafers i en fab. Den första skivan består av en mängd stansar, som var och en består av en pixeluppsättning. Den andra wafern består av signalprocessorformar.

Sedan, med hjälp av hybridbindning, binds wafers samman med koppar-till-koppar-kopplingar på μm-nivå. Formarna på skivan skärs sedan i tärningar och bildar bildsensorer.

Denna process är nästan densamma för förpackning. Men för förpackningar innebär hybridbindning en annan uppsättning monteringsutmaningar, vilket är anledningen till att den inte har kommit in i produktion förrän nyligen.

Det lovar stort. I slutet av förra året introducerade AMD en serverprocessor som använder hybridbindning. Nyligen introducerade AMD Ryzen 7 5800X3D, en avancerad stationär processor. Med hybridbindning staplas ett 7nm SRAM och binds på en 7nm processor. I själva verket staplas 64 MB L3-cacheminne på processorn, vilket tredubblar minnestätheten.

Sedan, inom FoU, finns det flera utvecklingar på arenan. Till exempel, med hjälp av både microbumps och hybrid bonding, har Imec utvecklat vad de kallar 3D-SoCs. I 3D-SoCs kan du stapla valfritt antal dies, till exempel minne på logik. För detta samdesignar du minnet och logikmatrisen som en enda SoC.

Hybridbindning möjliggör de mest avancerade sammankopplingarna i dessa enheter. "För att förverkliga sådana 3D-SoC-kretsar måste 3D-sammankopplingsbredden skalas ytterligare utöver dagens toppmoderna. Vår nuvarande forskning har visat möjligheten att realisera sådana sammankopplingar vid 7 µm delning för stapling mellan stansar och 700 nm stigning för platta till platta, säger Eric Beyne, senior fellow, vice VD för FoU och chef för 3D-systemintegration program på Imec, i en uppsats på IEDM.

Ändå använder AMD TSMC:s hybridbindningsteknologi, som kallas SoIC. Jämfört med microbumps ger TSMC:s teknologi mer än 200X anslutningstätheten och 15X sammankopplingstätheten, enligt AMD. "Detta möjliggör en mycket effektivare och tätare integration med en tredjedel av energin per signal än konkurrenskraftiga metoder", säger Lisa Su, VD och koncernchef för AMD.

Samtidigt, i en presentation vid den senaste IEDM-konferensen, Douglas Yu, vice president vid TSMC, gav mer information om företagets SoIC-färdplan. Detta beskriver hybridbonding bump pitch-skalningsvägen för kunder.

På SoIC-färdplanen börjar TSMC med en bondpitch på 9μm, som är tillgänglig idag. Sedan planerar den att införa en 6 μm tonhöjd, följt av 4.5 μm och 3 μm. Med andra ord hoppas företaget att introducera en ny obligationspitch vartannat år eller så, vilket ger en skalningsökning på 70 % varje generation.

Det finns flera sätt att implementera SoIC. Till exempel designade AMD en 7nm-baserad processor och SRAM, som tillverkas av TSMC. Sedan, med hjälp av SoIC, kopplade TSMC samman formarna med en 9μm bonddelning.

I teorin kan du med tiden utveckla olika avancerade chips och binda dem med hjälp av TSMC:s teknologi vid olika pitches.

För att vara säker ersätter tekniken inte traditionell chipskalning. Tvärtom fortsätter chipskalningen. Både TSMC och Samsung utökar sina 5nm logiska processer med 3nm och längre inom FoU.

En gång i tiden gav skiftet från en processnod nästa ett betydande lyft när det gäller kraft, prestanda och area (PPA) för chips. På de senaste noderna minskar dock PPA-fördelarna.

På många sätt är hybridbindning ett sätt att ge ett uppsving i systemen. "Tidigare gjordes de flesta av PPA-fördelarna av kisel. Folk brukade låta chip-skalning driva systemets prestanda. Men nu tappar spånskalning som motor en aning, säger Needhams Shi. "Så småningom vill du ha hybridbindning för att lyfta den övergripande PPA på systemnivå. Om du vill vara mer tekniskt exakt, skulle jag positionera SoIC som ett kraftfullt verktyg i verktygslådan som är tillgänglig för TSMC-kunder. SoIC är en bra PPA-booster för vissa arbetsbelastningar."

Intel, Samsung och andra har inte släppt sina hybridbindningsfärdplaner.

Icke desto mindre, ur en arkitektonisk synvinkel, är allt detta inte så enkelt som det kan verka. Nästa generations 3D-paket kan innehålla flera komplexa chiplets vid olika noder. Vissa formar kan staplas och bindas med hybridbindning. Andra dies kommer att finnas någon annanstans i paketet. Så det kommer att krävas en rad olika tekniker för att koppla ihop alla delar.

"Hybridbindning kan krävas för dem som skjuter på gränsen för att utveckla högpresterande datorprodukter", säger Richard Otte, VD och koncernchef för Promex. "För 2D-strukturer och applikationer kommer chiplets sannolikt att vara sammankopplade med hjälp av högdensitetsmetoder. Dessa inkluderar mellanlägg. 3D-IC kräver stapling av chiplets, och därmed TSV:er och kopparpelare, såväl som 2D högdensitetssammankopplingsprocesser."

Det finns andra utmaningar. I ett paket måste alla dies kommunicera med varandra med hjälp av die-to-die-länkar och gränssnitt. De flesta av dessa die-to-die-länkar är proprietära. Det finns ett steg för att utveckla öppna standardlänkar. "Den största vägspärren för att chiplets ska bli den nya IP-adressen är standardisering. Standard/gemensamma kommunikationsgränssnitt mellan chiplets måste etableras för att detta ska vara genomförbart mellan flera förpackningsleverantörer, säger Otte.

Tillverkningsutmaningar
På tillverkningsfronten använder två typer av monteringsprocesser hybridbindning - wafer-to-wafer och die-to-wafer.

I wafer-to-wafer bearbetas chips på två wafers i en fab. Sedan tar en wafer bonder de två wafers och binder ihop dem. Slutligen tärnas de staplade formarna på skivan och testas.

Die-to-wafer är ett annat alternativ. Liksom wafer-to-wafer, bearbetas chips på wafers i en fab. Tärningarna är tärnade från en wafer. Sedan binds dessa formar på en basskiva. Slutligen tärnas de staplade formarna på skivan och testas.

Fig. 3: Wafer-to-wafer-flöde. Källa: Leti

Fig. 4: Die-to-wafer-flöde. Källa: Leti

Från början är det viktigt att ha stansar med bra skörd. Matriser med lägre avkastning kan påverka slutproduktens prestanda. Därför är det viktigt att ha en bra teststrategi i förväg.

"Några av formarna kan ha tillverkningsdefekter som helst skulle sållas bort under testet", säger Adel Elsherbini, senior chefsingenjör på Intel, under en presentation på IEDM. "Men om testtäckningen inte är 100 % kan vissa av dessa dies passera som bra dies. Detta är en speciell utmaning. Defekta stansar kan resultera i lägre slutgiltigt systemutbyte, särskilt när antalet stansar ökar."

Förutom en bra teststrategi krävs ett sunt processflöde. Hybridbindningsprocessen sker i ett renrum i en halvledarfabrik, inte i ett förpackningshus som med de flesta förpackningstyper.

Det är viktigt att genomföra denna process i ett ultrarent renrum. Renrum klassificeras efter renlighetsnivåer, som baseras på antalet och storleken av partiklar som tillåts per volym luft. I allmänhet innehåller halvledarfabriker renrum med en ISO klass 5 eller renare standard. I ISO klass 5 måste ett renrum ha mindre än 3,520 0.5 partiklar i storlekar på >5 µm per kubikmeter, enligt American Cleanroom Systems. Ett ISO klass 100 renrum motsvarar den äldre klass XNUMX standarden.

I vissa fall utförs IC-montering vid en OSAT i ISO 7 eller klass 10,000 XNUMX renrum eller högre. Detta fungerar för de flesta förpackningstyper, men inte för hybridbindning. I denna process kan små partiklar invadera flödet och orsaka enhetsfel.

OSATs skulle verkligen kunna bygga anläggningar med ISO 5-renrum, men detta är en dyr ansträngning. Hybridbindning kräver relativt dyr utrustning. Dessutom involverar hybridbindning flera steg som är mer bekanta för halvledarleverantörer.

I både wafer-to-wafer och die-to-wafer-flöden börjar processen med en enda damascene-process i fabriken. För detta avsätts ett kiseldioxidskikt på ena sidan av skivan. Sedan mönstras en mängd små vior på ytan. Mönstren etsas, vilket skapar en mängd små μm-stora vior på wafern.

Kopparmaterial avsätts sedan över hela strukturen. Ytan planariseras med hjälp av ett system för kemisk-mekanisk polering (CMP). Detta verktyg polerar en yta med hjälp av mekaniska krafter.

CMP-processen tar bort kopparmaterialen och polerar ytan. Det som återstår är kopparmetalliseringsmaterial i de små viorna.

Hela processen upprepas flera gånger. Så småningom har wafern en handfull lager. Varje lager har små kopparvias, som ansluter till varandra i de angränsande lagren. Det översta lagret består av större kopparstrukturer, så kallade bondpads. Dielektriska material omger de små bindningsdynorna.

Ändå är damasceneprocessen, särskilt CMP, utmanande. Det kräver exakt kontroll över waferns yta. "[På skivan] måste den dielektriska ytan vara: (1) extremt slät för att säkerställa starka attraktionskrafter vid montering av formarna; och (2) mycket låg topografi för att undvika tomrum eller onödiga spänningar i den dielektriska förbindningen, säger Elsherbini i en tidning på IEDM.

Under dessa processer kan dock flera problem uppstå. Rånen tenderar att sjunka eller böja sig. Sedan, under CMP-processen, kan verktyget överpolera ytan. Kopparkuddarnas urtag blir för stora. Vissa kuddar kanske inte går ihop under limningsprocessen. Om de är underpolerade kan kopparrester skapa elektriska kortslutningar.

Vid hybridbindning kanske inte standard CMP-processer gör susen. "Detta kräver speciell CMP-bearbetning för att kontrollera förhållandet mellan kemisk och mekanisk etsning såväl som antalet CMP-steg för att upprätthålla planariteten på den dielektriska ytan," sa Elsherbini.

Efter CMP genomgår skivorna ett mätsteg. Ett mätverktyg mäter och karakteriserar yttopografin.

"De stora processutmaningarna med kopparhybridbindning inkluderar kontroll av ytdefekter för att förhindra tomrum, tjocklek och formmätning på wafernivån tillsammans med ytprofilkontroll på nanometernivå för att stödja robust kontakt med hybridbindningsdynor och kontrollera inriktningen av kopparkuddar på toppen och botten dö”, säger Stephen Hiebert, marknadschef på KLA.

Fler steg
Efter metrologisteget genomgår skivorna en rengöring och en glödgningsprocess. Glödgningssteget aktiverar formarna.

Härifrån kan processen gå i två riktningar - wafer-to-wafer eller die-to-wafer. I wafer-to-wafer har du redan bearbetat den första wafern (A). Sedan genomgår en andra wafer (B) med formar samma process (damascene, CMP, metrologi).

Sedan binds de två skivorna (A, B) med hybridbindning. Chipsen tärnas på wafern och testas. De resulterande staplade enheterna liknar 3D-liknande strukturer.

I die-to-wafer skulle en chipmaker under tiden ta den första wafern och aktivera formarna. Därefter skärs chipsen på skivan (A) i tärningar och testas.

Sedan genomgår en andra wafer (B) en damascenprocess, följt av CMP och ett metrologiskt steg. Den rån är inte tärnad och förblir intakt. Med hjälp av en bonder staplas formarna från den bearbetade skivan (A) och limmas på basskivan (B).

Chipsen skärs sedan i tärningar på den staplade rån och testas. Detta skapar i sin tur 3D-liknande enheter.

För både wafer-to-wafer och die-to-wafer kan leverantörer använda samma wafer bonder-system. Flera leverantörer säljer dessa system för hybridbindning med placeringsnoggrannhet på nanometernivå.

Under drift placeras formarna på en bordsenhet inuti waferbondern. Den bearbetade wafern placeras på ett separat waferbord i bondern. Dies från bordet plockas upp, riktas in och placeras på den bearbetade wafern.

Vid denna tidpunkt är bindningsdynorna för de två strukturerna bundna med en tvåstegsprocess - det är en dielektrisk-till-dielektrisk bindning, följt av en metall-till-metall-anslutning. "Direkt hybridbindning hänvisar till molekylär bindning av två ytor som består av kopparkopplingar inom en SiO2-matris", förklarade Emilie Bourjot, projektledare för 3D-integration på Leti. "När dessa två ytor är intimt i kontakt vid rumstemperatur skapar Van der Waals bindningar vidhäftning. Dessa bindningar ändras sedan till kovalenta och metalliska bindningar efter en termisk budget."

Bindningsprocessen är utmanande. "Den första punkten att tänka på är placeringsnoggrannhet och genomströmning. Vi behöver stödja extremt fin pitch. Vi måste kunna placera formarna mycket exakt, säger Intels Elsherbini. "Detta uppnås genom designoptimeringar för att säkerställa att inriktningsreferenserna har mycket bra synlighet och kontrast, samtidigt som de inte förbrukar för mycket av det aktiva området."

Bondern kan utföra dessa uppgifter, men utmaningen är att förhindra oönskade partiklar och ytdefekter i flödet. En liten partikel kan orsaka tomrum i bindningsdynorna. Om även en 100nm partikel invaderar bindningsdynorna kan det resultera i hundratals misslyckade anslutningar.

Slutsats
Hybridbindning är en komplex men möjliggörande process. Det möjliggör en ny klass av chips och paket.

AMD är först med att använda detta tillvägagångssätt, men andra kommer snart att följa. Loppet har precis börjat.

Relaterade händelser
Scaling Bump Pitchs i avancerad förpackning
Högre täthet av sammankopplingar kommer att möjliggöra snabbare förflyttning av data, men det finns mer än ett sätt att uppnå det.

Sätt ihop chips
Förändringar som skulle kunna driva denna förpackningsmetod till mainstream, och utmaningarna som ligger framför oss.

Advanced Packaging's Next Wave
En lång lista med alternativ driver paket med flera chip till framkanten av design, samtidigt som de skapar ett svindlande antal alternativ och kompromisser

Framtida utmaningar för avancerad förpackning
OSAT:er brottas med en mängd problem, inklusive skevhet, termisk obalans, heterogen integration och tunnare linjer och utrymmen.

En bred look inuti avancerad förpackning
JCET:s CTO berättar om nedgången i Moores lag och det växande intresset för nya förpackningsmetoder och chiplets.

Nästa steg för förpackning på panelnivå
Var det fungerar och vilka utmaningar kvarstår för en ännu bredare användning.

Källa: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/