Latensöverväganden för 1.6T Ethernet-designer

Latensöverväganden för 1.6T Ethernet-designer

Tidsstämpel: 12 oktober 2023 3:08
Källnod: 2934911

Sedan 1980-talets debut med 10 Mbps delade LAN över koaxialkablar har Ethernet sett konsekventa framsteg, nu med potential att stödja hastigheter upp till 1.6 Tbps. Denna utveckling har gjort det möjligt för Ethernet att tjäna ett bredare utbud av applikationer, såsom livestreaming, radioaccessnätverk och industriell kontroll, vilket betonar vikten av tillförlitlig paketöverföring och servicekvalitet. Med den nuvarande internetbandbredden som brummar på ~500 Tbps, finns det en växande efterfrågan på förbättrad back-end-trafikhantering inom datacenter. Även om enskilda servrar ännu inte fungerar på Terabit-per-sekund-nivåer, närmar sig den övergripande datacentertrafiken denna skala, vilket får IEEE:s 802.3dj-grupp att genomföra standardiseringsinsatser och kräver robusta Ethernet-kontroller och SerDes för att hantera det expanderande dataflödet. Mitt i den här bakgrunden av eskalerande krav, ökar interprocessorkommunikationen redan till dessa hastigheter.

Kommunikation mellan processorer går i spetsen för behovet av 1.6T-hastigheter med minimal latens. Medan enskilda enheter begränsas av deras inneboende bearbetningskapacitet och chipstorlek, kan kombinationen av chip avsevärt utöka dessa kapaciteter. Den första generationen applikationer förväntas följas av switch-to-switch-anslutningar inom datacenter, vilket möjliggör sammanslagning av högpresterande processorer och minne, vilket ökar skalbarheten och effektiviteten inom cloud computing.

IEEE:s 802.3dj-initiativ: Avancerar Ethernet-standarder för 1.6 Tbps interoperabilitet

Överensstämmelse med de föränderliga standardiseringsinsatserna är avgörande för sömlös interoperabilitet i ekosystemen. IEEE:s 802.3dj-grupp håller på att formulera den kommande Ethernet-standarden, som omfattar fysiska lager och hanteringsparametrar för hastigheter från 200G upp till 1.6 terabit per sekund. Gruppens mål är en Ethernet MAC-datahastighet på 1.6 Tbps, som syftar till en maximal bitfelsfrekvens på högst 10-13 vid MAC-skiktet. Ytterligare bestämmelser inkluderar valfria 16 & 8 lane Attachment Unit Interfaces (AUI) lämpliga för olika chiptillämpningar, som utnyttjar 112G och 224G SerDes. Fysiskt innebär 1.6Tbps-specifikationen överföring genom 8 par koppar-twinax-kablar för upp till en meter och 8 par fiber för avstånd som når mellan 500 meter och 2 km. Även om standardens fullständiga ratificering förväntas under våren 2026, beräknas kärnuppsättningen av funktioner vara färdig 2024.

Bandbreddsoverhead och felkorrigering i ett 1.6T Ethernet-delsystem

Fig. 1: Diagram som visar komponenterna i ett 1.6T Ethernet-undersystem.

I tidigare Ethernet-iterationer fokuserade PCS främst på datakodning för tillförlitlig paketdetektion. Men med eskaleringen till 1.6T Ethernet-hastigheter blir behovet av Forward Error Correction (FEC) uppenbart, särskilt för att motverka signalförsämring över även korta länkar. För detta ändamål fortsätter 1.6T Ethernet att använda Reed-Solomon FEC. Detta tillvägagångssätt bygger ett kodord som innefattar 514 10-bitars symboler kodade i ett 544 symbolblock, vilket resulterar i en 6% bandbreddsoverhead. Dessa FEC-kodord är fördelade över de fysiska länkarna för AUI så att varje fysisk länk (8 för 1.6T Ethernet) inte bär ett helt kodord. Denna metod ger inte bara ytterligare skydd mot felskurar utan möjliggör också parallellisering vid den bortre änden av avkodaren, vilket minskar latensen.

Physical Medium Attachment (PMA), med en växellåda och SerDes, för Ethernet-signalen till de överförda kanalerna. För 1.6T Ethernet innebär detta 8 kanaler som var och en körs med 212 Gbps, vilket motsvarar en FEC-overhead på 6 %. Moduleringstekniken som används är 4-Level Pulse Amplitude Modulation (PAM-4), som kodar två databitar för varje överföringssymbol, och därigenom effektivt fördubblar bandbredden när den ställs intill den traditionella Non-Return Zero-metoden (NRZ). Överföringsmekanismen förlitar sig på digital-till-analog-konvertering, medan på mottagningssidan en analog-till-digital-omvandling i kombination med DSP:er säkerställer korrekt signalextraktion.

Dessutom är det viktigt att notera att Ethernet PCS introducerar en "yttre FEC" som sträcker sig från ände till ände på en Ethernet-länk. För att stärka kanaler med längre räckvidd finns ett extra lager av felkorrigering för enskilda fysiska linjer på gång, troligen med en hamming-kod FEC. Denna korrigering förväntas hitta sin primära tillämpning i optiska transceivermoduler där sådan korrigering är absolut nödvändig.

Fig. 2: Diagram som visar ytterligare overhead som lagts till när en sammanlänkade FEC används för utökad räckvidd.

I exemplet på systemet som visas i figur 2 är MAC och PCS anslutna via en optisk modul och en fibersträcka. PCS har en bitfelfrekvens på 10-5 vid den optiska modullänken, plus fel från själva den optiska länken. Att använda en enda RS-FEC från ända till ända skulle inte räcka för att uppnå 10-13 Ethernet-standard, vilket gör länken opålitlig. Ett alternativ skulle vara en trippelimplementering av separat RS FEC vid varje hopp, vilket ökar kostnaderna och fördröjningen avsevärt. En mer effektiv lösning är integreringen av en sammanlänkade Hamming Code FEC specifikt för den optiska länken, som tillgodoser de typiska slumpmässiga felen i optiska anslutningar. Detta inre FEC-skikt skapar en ytterligare expansion av linjehastigheten från 212 Gbps till 226 Gbps, så det är viktigt att SerDes kan stödja denna linjehastighet.

Latensutmaningar i 1.6T Ethernet-system

Fig. 3: Latensväg för 1.6T Ethernet-delsystem.

Olika komponenter bidrar till Ethernet-latens: sändningskön, överföringslängd, medelhög genomgångstid och flera bearbetnings- och mottagningstider. För att visualisera detta, överväg figur 3, som visar ett omfattande 1.6T Ethernet-undersystem. Även om latens kan påverkas av reaktionstiden för fjärrapplikationen, är denna faktor extern till Ethernet och utesluts därför ofta under latensanalys. Att minimera latens vid Ethernet-gränssnittet kräver att man förstår de specifika omständigheterna. Till exempel kanske latens inte är ett primärt problem för trunkanslutningar mellan switchar på grund av inneboende förseningar på långsammare klientlänkar. Avståndet spelar också roll; större längder introducerar mer latens. Naturligtvis betyder det inte att vi ska förbise latens i andra scenarier, att minska latensen är alltid ett mål.

Sändningsfördröjningen är naturligt kopplad till Ethernet-hastigheten och ramstorleken. Närmare bestämt, för ett 1.6T Ethernet-system krävs 0.4 ns för att överföra ett paket av minsta storlek – i huvudsak en Ethernet-bildruta per tick av en 2.5 GHz-klocka. Å andra sidan tar sändning av en standardram med maximal storlek 8 ns, vilket sträcker sig till 48 ns för Jumbo-ramar. Det valda mediet dikterar vidare latens. Till exempel har optisk fiber vanligtvis en latens på 5 ns per meter, medan kopparkablar är marginellt snabbare med 4 ns per meter.

Ett väsentligt segment av den totala latensen är förankrat i mottagarens styrenhet. RS FEC-avkodaren introducerar i sig latens. För att initiera felkorrigering måste systemet ta emot 4 kodord, vilka vid 1.6 Tbps uppgår till 12.8 ns. Efterföljande aktiviteter, inklusive felkorrigering och buffring, förstärker denna latens. Medan FEC-kodordslagringstiden förblir konsekvent, är latensen under meddelandemottagning beroende av den specifika implementeringen. Ändå kan latensen optimeras genom att använda noggranna digitala designstrategier.

I huvudsak finns det en inneboende, oundviklig latens på grund av FEC-mekanismen och det fysiska avståndet eller kabellängden. Utöver dessa faktorer spelar designexpertis en avgörande roll för att minimera Ethernet-styrenhetens latens. Att utnyttja en komplett lösning som integrerar och optimerar MAC, PCS och PHY banar väg för den mest effektiva implementeringen med låg latens.

Sammanfattning

Fig. 4: Första pass-kiselframgång för Synopsys 224G Ethernet PHY IP i 3nm-process som visar upp mycket linjära PAM-4-ögon.

1.6 Tbps Ethernet är skräddarsytt för de mest bandbreddskrävande och latenskänsliga applikationerna. Med framväxten av 224G SerDes-teknik, i kombination med framsteg inom MAC och PCS IP, finns nu omfattande lösningar tillgängliga som kontinuerligt överensstämmer med de utvecklande 1.6T Ethernet-standarderna. Dessutom, på grund av latensen som är inneboende i protokollet och felkorrigeringsmetoderna, måste den digitala och analoga IP-designen vara noggrant utformad av expertdesigners för att undvika att introducera onödig latens i datavägen.

För att uppnå toppprestanda för 1.6T SoC-designer krävs en effektivt optimerad arkitektur och noggranna designpraxis för varje chipkomponent. Detta betonar energibesparing och minimerar kiselavtrycket, vilket gör 1.6T datahastigheter till verklighet. Silikonbeprövad Synopsys 224G Ethernet PHY IP har satt scenen för 1.6T MAC och PCS Controller. Genom att använda ledande design-, analys-, simulerings- och mättekniker fortsätter Synopsys att leverera exceptionell signalintegritet och jitterprestanda, med en komplett Ethernet-lösning inklusive MAC+PCS+PHY.

Tidsstämpel:

Mer från Semi-teknik