Designutmaningar för höghastighetssändare

Designutmaningar för höghastighetssändare

Tidsstämpel: 27 april 2023 3:08
Källnod: 2613231

Av Samad Parekh och Noman Hai

Behovet av nätverksutrustning med högre bandbredd samt anslutning i molnet och hyperskala datacenter driver övergången till switchteknik från 25T (terabyte) till 50T och snart till 100T. Branschen har valt Ethernet för att driva switchmarknaden, med 112G SerDes-teknik idag och nästa generations arkitekturer som är designade för att fungera med 224Gb/s. Dessa datahastigheter utgör extrema utmaningar för hela SerDes-transceivern. Den här artikeln kommer att undersöka några av utmaningarna för höghastighetssändare, inklusive valet av multiplexerarkitekturer, utformningen av utjämnare, dataserialiseringshastigheter, val av lämplig utgångsdrivrutin och säkerställande av signalintegritet.

Serialiserings- och multiplexeringsutmaningar

Låt oss börja med en introduktion av den övergripande strukturen för en trådbunden sändare. Sändaren (TX) tar flera parallella dataströmmar med lägre hastighet, serialiserar dem till en enda dataström med högre hastighet och sänder den över kanalen på ett sådant sätt att data är igenkännbara i andra änden.

Fig. 1: Blockschema över en TX.

Data går först in i en serie multiplexorer (MUX) där varje successiv steg halverar antalet ingångar och fördubblar datahastigheten vid utgången tills det finns en dataström. Tänk på fallet med 112 Gb/s där det finns 64 ingångar som körs med 1.75 Gb/s som måste serialiseras. Medan CMOS-logik kan användas som de första stegen, kan de senare stegen vara CML-baserade (current mode logic) för att tillgodose de högre omkopplingshastigheterna för att tillfredsställa effekt-hastighetsavvägning [1].

En fullhastighets TX-arkitektur visas nedan.

Fig. 2: En fullhastighets TX-arkitektur.

Den sista flip-flop (FF) har stränga timing- och klockningskrav. Men när vi går uppåt i kedjan delar sig klockan och tidskraven mildras också. I figur 2 visas serialiseringsstegen som femspärrar 2:1 MUX och denna specifika MUX-struktur kan fortsätta upp i serialiseringsstegen. Emellertid finns andra MUX-arkitekturer tillgängliga, inklusive trelåsnings-MUX, enlåsnings-MUX, no-latch-MUX eller en kombination av dessa kretsar.

Utjämningstekniker för höghastighetssändare

Efter att data serialiserats måste den utjämnas för att kompensera för den frekvensberoende förlusten av kommunikationskanalen. Vanligtvis utförs denna utjämning med en tidsdiskret feed-forward-equalizer (FFE). Tidsdiskreta FFE-arkitekturer har fördelen med låg brusförstärkning, förmåga att avbryta pre-markörer och att noggrant kontrollera tappvikter och effektivitet när det gäller kretsförverkligande på chipet. Figur 3 nedan visar en vågform plottad i PrimeWave Designmiljö om hur en FFE kan utjämna ett stängt öga.

Fig. 3: Ett FFE-exempel som visar ett öppet öga efter FFE-utjämning simulerad in PrimeSim.

Branschen har med tiden gått över till mer flexibla, DSP-DAC-baserade arkitekturer, där modulering och FFE-utjämning görs i den digitala domänen, som visas i figur 4.

Fig. 4: Analog kontra DSP-baserad TX-arkitektur.

TX DAC-upplösningen dikteras av FFE-upplösningen som specificeras för olika protokoll. För Ethernet-applikationer är DAC-upplösningen cirka 7 bitar och kan implementeras som binära eller termometerkodade skivor, eller en kombination av båda. Designbeslutet är avvägningen mellan linjäritet, utgångskapacitans, area och strömförbrukning.

Val av dataserialiseringshastighet: Halvhastighet, kvartshastighet och oktal hastighet

Att välja den slutliga dataserialiseringshastigheten är ett mycket viktigt designbeslut eftersom en högre hastighet sänker kravet på klockhastighet och minskar strömförbrukningen på bekostnad av ett högre antal klockfaser och ökad multiplexorutgångskapacitans. I figur 5 visas en halvhastighets TX-arkitektur, som tar bort den slutliga vippan och använder båda faserna av den delade klockan.

Fig. 5: En halvhastighets TX-arkitektur.

Emellertid påverkar arbetscykeln för dessa två faser kvaliteten på det slutliga utmatningsögat. Detta koncept med halvhastighetsarkitektur kan utökas till kvarts- eller oktalhastighets-MUX. Avvägningen mellan designvalet visas i figur 6. Baserat på nyare forskning använder 100Gb/s-sändare kvartshastighetsarkitektur på grund av avslappnade krav på klockor.

Fig. 6: Datahastighet kontra klockfrekvens.

Jämföra drivrutinsalternativ för multiplexorer: Current Mode Logic vs. Source-Series Terminated

Den slutliga utsignalen från MUX måste drivas över kanalen med tillräckligt med sväng för att kompensera för kanalförluster, allt samtidigt som strömförbrukningen hålls i schack. Det finns huvudsakligen två val för utgångsdrivrutinen: Current Mode Logic (CML) och Voltage Mode Logic (VML), även kallad Source-Series Terminated (SST), som visas i figur 7. För- och nackdelarna med drivrutinerna sammanfattas i tabell 1.

Fig. 7: CML- och SST-baserade drivrutiner.

Tabell 1: Jämföra CML vs. SST-baserade drivrutiner.

Optimering av signalintegritet

Pad Matching Network (PMN) är mycket viktigt för signalintegriteten hos utgångsögat. Även om enkla T-spolar och pi-spolar har använts i mindre än 50GHz applikationer, för datahastigheter högre än 100Gb/sa 9th order LC-nätverk används vanligtvis för att isolera drivrutinen, ESD och utgångsplattans kapacitans, som visas i figur 8. Detta arrangemang utökar teoretiskt utmatningsbandbredden med en faktor på 2.8x. Designen måste optimeras för bandbredd, returförlust och gruppfördröjning, och kräver ofta omfattande elektromagnetisk 3D-modellering och simulering av form och paket, vilket möjliggörs med hjälp av Synopsys Custom Design Platform.

Fig. 8: Pad matchande nätverk.

Synopsys 224G & 112G Ethernet IP

Som branschens främsta leverantör av höghastighets SerDes IP, Synopsys erbjuder en omfattande portfölj med ledande kraft, prestanda och yta, vilket gör att designers kan möta de effektiva anslutningskraven för högpresterande dator-SoCs. Synopsys designteam har utvecklat olika nya metoder för att lösa designutmaningarna som 800G/1.6T högpresterande dator-SoCs medför med 224G Ethernet PHY IP och 112G Ethernet PHY IP. Följ med oss ​​på ISACS 2023 där vi kommer att presentera en halvdag handledning för en mer djupgående diskussion om detta ämne.

Noman Hai är chef för det analoga designteamet i IP Solutions Group på Synopsys.

Hänvisning

[1] B. Razavi, "Breaking the Speed-Power Tradeoffs in Broadband Circuits: Granskning av designtekniker för transceivrar upp till 56 GHz," i IEEE Nanotechnology Magazine, vol. 16, nr. 3, s. 6-15, juni 2022, doi: 10.1109/MNANO.2022.3160770.

Tidsstämpel:

Mer från Semi-teknik