Strežniška zasnova z vmesnikom CXL, učinkovitim s pini (Georgia Tech)

Strežniška zasnova z vmesnikom CXL, učinkovitim s pini (Georgia Tech)

Izvorno vozlišče: 2642551

Nov tehnični dokument z naslovom "Ohišje za strežniške procesorje, osredotočene na CXL", so napisali raziskovalci pri Georgia Tech.

Povzetek:
»Pomnilniški sistem je glavni dejavnik zmogljivosti strežniških procesorjev. Nenehno rastoče število jeder in nizi podatkov zahtevajo višjo pasovno širino in zmogljivost ter manjšo zakasnitev pomnilniškega sistema. Da bi sledil naraščajočim zahtevam, je DDR – prevladujoči procesorski vmesnik za pomnilnik v zadnjih dveh desetletjih – z vsako generacijo ponudil večjo pasovno širino. Ker pa vsak vzporedni vmesnik DDR zahteva veliko število pinov na čipu, je pasovna širina pomnilnika procesorja na koncu omejena s številom pinov, ki je redek vir. Z omejeno pasovno širino se za vsak pomnilniški kanal običajno poteguje več pomnilniških zahtev, kar povzroči znatne zamude v čakalni vrsti, ki pogosto zasenčijo servisni čas DRAM-a in poslabšajo zmogljivost.

Predstavljamo CoaXiaL, zasnovo strežnika, ki premaga omejitve pasovne širine pomnilnika z zamenjavo vseh vmesnikov DDR do procesorja z vmesnikom CXL, ki je učinkovitejši pri pinih. Široko sprejetje in industrijski zagon CXL omogočata takšen prehod, saj ponuja 4× višjo pasovno širino na pin v primerjavi z DDR pri skromnih stroških zakasnitve. Dokazujemo, da je pri širokem razponu delovnih obremenitev premija za zakasnitev CXL več kot izravnana z večjo pasovno širino. Ker CoaXiaL porazdeli pomnilniške zahteve po več kanalih, drastično zmanjša zakasnitve v čakalni vrsti in s tem tako povprečno vrednost kot varianco zakasnitve dostopa do pomnilnika. Naše vrednotenje z različnimi delovnimi obremenitvami kaže, da CoaXiaL izboljša zmogljivost večjedrnih strežnikov, usmerjenih v prepustnost, v povprečju za 1.52× in do 3×.«

Najdi tehnični papir tukaj. maj 2023.

Avtorji: Albert Cho, Anish Saxena, Moinuddin Qureshi, Alexandros Daglis. arXiv:2305.05033v1.
https://doi.org/10.48550/arXiv.2305.05033

Časovni žig:

Več od Semi Engineering