Tekma za 3D čipe/pakiranje naslednje generacije se začenja

Prvi val čipov prihaja na trg z uporabo tehnologije, imenovane hibridno povezovanje, ki postavlja temelje za novo in konkurenčno dobo 3D-osnovanih čipov in naprednih paketov.

AMD je prvi prodajalec, ki je predstavil čipe z bakreno hibridno vezavo, napredno tehnologijo zlaganja matrice, ki omogoča naprave in pakete, podobne 3D, naslednje generacije. Hibridno povezovanje združuje in povezuje čipe z uporabo majhnih medpovezav baker-baker, kar zagotavlja večjo gostoto in pasovno širino kot obstoječe sheme povezav z zlaganjem čipov.

AMD uporablja tehnologijo hibridnega povezovanja podjetja TSMC, ki je nedavno posodobilo svoj načrt v areni. Intel, Samsung in drugi prav tako razvijajo hibridno povezovanje. In poleg AMD, drugi kupci čipov gledajo na tehnologijo.

"TSMC pravi, da bodo njegovo tehnologijo verjetno sprejele vse njihove stranke z visoko zmogljivimi računalniki," je dejal Charles Shi, analitik pri Needhamu. "Hibridno povezovanje je prav tako na načrtu vseh ali vsaj na radarju vseh v mobilnih aplikacijah."

Relativno nov postopek, ki se izvaja v tovarni polprevodnikov, bakreno hibridno lepljenje je napredna tehnologija zlaganja čipov, ki obljublja, da bo strankam čipov dala nekaj konkurenčnih prednosti. Res je, zlaganje čipov ni novost in se že leta uporablja v dizajnih. Novost je, da hibridno lepljenje omogoča skoraj monolitne 3D modele.

Večina čipov ne potrebuje hibridnega vezanja. Pri embalaži je hibridno lepljenje v glavnem zapostavljeno za vrhunske modele, ker je to draga tehnologija, ki vključuje številne proizvodne izzive. Vendar tem izdelovalcem čipov daje nekaj novih možnosti, s čimer utira pot do naslednje generacije 3D modelov, pomnilniških kock ali 3D DRAM-ov in naprednejših paketov.

Obstaja več načinov za razvoj tovrstnih izdelkov, vključno z modelom chiplet. Za čipleti, ima lahko izdelovalec čipov meni modularnih matric v knjižnici. Stranke lahko nato mešajo čiplete in jih integrirajo v obstoječo vrsto paketa ali novo arhitekturo. V enem primeru te metodologije je AMD združil dva interno razvita čipleta – procesor in SRAM die – kar je povzročilo 3D paket, ki združuje visoko zmogljiv MPU s predpomnilnikom na vrhu. Matrice so povezane s hibridnim lepljenjem.

Obstajajo tudi drugi načini za implementacijo čipletov. Tradicionalno bi prodajalci za napredek dizajna razvili a sistem na čipu (SoC) in v vsako generacijo vključite več funkcij v napravo. Ta pristop skaliranja čipov postaja z vsakim korakom težji in dražji. Medtem ko ostaja možnost za nove modele, se čipleti pojavljajo kot alternativa za razvoj kompleksnih čipov.

S čipleti je velik SoC razdeljen na manjše matrice ali bloke IP in ponovno združen v popolnoma novo zasnovo. Teoretično pristop čipleta pospeši čas do trga z nižjimi stroški. Hibridno lepljenje je eden od mnogih elementov, ki omogočajo tehnologijo.

Slika 1: AMD-jeva tehnologija 3D V-Cache zloži predpomnilnik v procesor. Vir: AMD

Embalažna pokrajina
Čipleti sami po sebi niso vrsta embalaže. So del metodologije, ki vključuje heterogeno integracijo, kjer so kompleksne matrice sestavljene v naprednem paketu.

Sama embalaža IC je zapleten trg. Po zadnjem štetju je industrija polprevodnikov razvila okoli 1,000 vrst paketov. Eden od načinov za segmentacijo trga embalaže je po tipu medsebojnega povezovanja, ki vključuje žično povezavo, flip-chip, embalažo na ravni rezin (WLP) in prehode prek silicija (TSV). Medsebojne povezave se uporabljajo za povezovanje ene matrice z drugo v paketih.

Čeprav obstaja prizadevanje za povečanje gostote paketov, veliko teh naprav še vedno temelji na starejših tehnologijah, kot sta spajanje žic in flip-chip. Pri flip-chipu se na vrhu čipa oblikujejo drobne bakrene izbokline na osnovi materialov za spajkanje. Napravo nato obrnemo in namestimo na ločeno matrico ali ploščo, tako da izbokline pristanejo na bakrenih blazinicah in tvorijo električne povezave. Pri flip-chip-u so razmiki izboklin na čipu od 300 μm do 50 μm. Korak se nanaša na dani prostor med sosednjimi izboklinami na matrici.

»Še vedno vidimo pakete z grobim korakom pri 140 μm do 150 μm. To je še vedno mainstream in se ne bo kmalu spremenilo,« je povedala Annette Teng, tehnična direktorica Promexa, matičnega podjetja QP Technologies.

Procesi WLP se medtem uporabljajo za izdelavo razpršenih paketov, ki so se začeli kot razmeroma groba tehnologija. OSAT-ji si zdaj prizadevajo povečati gostoto pahljačastih izhodov s krčenjem linij in presledkov ter z dodajanjem stebrov in drugih 3D-struktur na njihov vrh.

"(Fan-out) predstavlja pomembno vrsto miniaturiziranega paketa velike količine za pametne telefone in druge mobilne aplikacije," je dejal William Chen, sodelavec pri ASE. "Imamo tudi živahno področje inovacij, ki služi področjem visoko zmogljivega računalništva, umetne inteligence, strojnega učenja in več."

Medtem je 2.5D vse bolj postal mainstream za visoko zmogljive aplikacije, kot je npr Centri podatki, medtem ko se pravo 3D pakiranje šele začenja. Pri 2.5D so matrice zložene ali postavljene ena ob drugi na vmesni element, ki vključuje TSV. TSV-ji zagotavljajo električno povezavo od matric do plošče.

Slika 2: Primeri paketov 2.5D, fan-out visoke gostote (HDFO), paketov z mostovi in ​​čipletov. Vir: Amkor

2.5D rešuje več problemov. V mnogih sistemih so procesor, DRAM in druge naprave nameščene na plošči. Podatki se premikajo med procesorjem in DRAM-om, vendar včasih ta izmenjava povzroči zakasnitev in povečano porabo energije. Kot odgovor na to veliko vrhunskih sistemov vključuje 2.5D pakete z ASIC in HBM. To omogoča, da se pomnilnik premakne bližje procesnim funkcijam, kar omogoča hitrejši pretok.

Mnoge od teh možnosti pakiranja lahko podpirajo čiplete, kjer se matrice mešajo in ujemajo glede na potrebe izdelovalca čipov. »Sistem je mogoče optimizirati z uporabo najboljših procesorskih komponent z optimalnim procesnim vozliščem glede zmogljivosti in stroškov,« je povedal Xiao Liu, višji vodja programa pri Brewer Science.

Z uporabo pristopa chiplet so prodajalci razvili 3D-podobne arhitekture. Na primer, Intel je pred kratkim predstavil platformo 3D CPE. Ta združuje 10nm procesorsko jedro s štirimi 22nm procesorskimi jedri v paketu.

Vsi vrhunski paketi beležijo rast, ki jo poganjajo AI in druge aplikacije. »AI vključuje visoko zmogljivo računalništvo (HPC). Opažamo veliko povpraševanja po flip-chip BGA, ki je povezan z aplikacijami AI ali HPC. To vključuje tudi 2.5D, 3D ali pahljačo z visoko gostoto,« je dejal Choon Lee, tehnični direktor pri JCET.

Vsak od teh paketov uporablja enega ali več različnih proizvodnih procesov. Najnaprednejšim paketom je skupna tehnologija medsebojnega povezovanja. V tem primeru določa, kako zložite in povežete matrice v paket.

Intelov 3D CPU, HBM in drugi čipi uporabljajo majhne bakrene mikroizbokline kot sheme povezovanja v paketu, skupaj s postopkom flip-chip. Pri HBM se na vsaki strani matrice DRAM oblikujejo drobne bakrene izbokline. Izbokline na teh matricah se nato zlepijo skupaj, včasih z uporabo termokompresijskega lepljenja (TCB). Med delovanjem sistem TCB vzame matrice, jih poravna in zlepi čipe s silo in toploto.

Danes najnaprednejši mikroizbokline vključujejo korak 40 μm, kar je enako velikostim izboklin od 20 μm do 25 μm s 15 μm razmika med sosednjimi izboklinami na matrici. V raziskavah in razvoju prodajalci delajo na napravah z naklonom nad 40 μm. Tukaj imajo stranke nekaj možnosti. Prvič, lahko bi razvili čipe z uporabo obstoječih mikroizboklin. V bistvu mikroizbokline, ki temeljijo na spajkanju, segajo od današnjih korakov 40 μm do 10 μm, kjer tem shemam zmanjka moči.

»Upravljanje z majhnimi kosi spajkalnih kapic na majhnih izboklinah za spajkanje ima lastno porazdelitev razpoložljive mase spajkanja. In na neki točki ti ne bodo več zanesljivi,« je dejal Mike Kelly, podpredsednik naprednega razvoja in integracije embalaže pri Amkor. »Nekje med 20 μm in 10 μm bodo kupci preskočili na hibridni pristop. Ima veliko prednosti. Moč med matrico je nizka. Električna signalna pot je odlična.«

Pri hibridnem lepljenju so matrice povezane z majhnimi medsebojnimi povezavami baker-baker, ne z izboklinami. Za embalažo je izhodišče za hibridno lepljenje korakov 10 μm in več.

Tako mikroizbokline kot hibridno lepljenje sta izvedljivi možnosti. Stranke lahko uporabljajo enega ali drugega v paketih, odvisno od aplikacije.

Zakaj hibridno lepljenje?
Hibridno povezovanje ni novost. Že leta so ga uporabljali prodajalci slikovnih senzorjev CMOS. Za izdelavo slikovnega tipala prodajalec v tovarni obdela dve različni rezini. Prva rezina je sestavljena iz množice matric, od katerih je vsaka sestavljena iz niza slikovnih pik. Druga rezina je sestavljena iz matric signalnega procesorja.

Nato se z uporabo hibridnega lepljenja rezine povežejo skupaj s povezavami baker-baker na ravni μm. Matrice na rezini so nato narezane na kocke in tako nastanejo slikovni senzorji.

Ta postopek je skoraj enak za pakiranje. Toda za embalažo hibridno lepljenje vključuje drugačen sklop izzivov pri sestavljanju, zato se je v proizvodnjo preselilo šele pred kratkim.

Obeta veliko. Konec lanskega leta je AMD predstavil strežniški procesor, ki uporablja hibridno povezovanje. Pred kratkim je AMD predstavil Ryzen 7 5800X3D, vrhunski namizni procesor. S hibridnim povezovanjem je 7nm SRAM zložen in povezan na 7nm procesor. Dejansko je 64 MB predpomnilnika L3 naloženega na procesorju, kar potroji gostoto pomnilnika.

Potem je na področju raziskav in razvoja več dogodkov. Imec je na primer z uporabo mikroizboklin in hibridnega lepljenja razvil tako imenovane 3D-SoC. V 3D-SoC lahko zložite poljubno število matric, na primer pomnilnik na logiko. Za to sooblikujete pomnilnik in logično matrico kot en sam SoC.

Hibridno povezovanje omogoča najnaprednejše medsebojne povezave v teh napravah. »Za uresničitev takšnih vezij 3D-SoC je treba 3D medsebojno povezavo povečati še dlje od trenutnega stanja tehnike. Naše trenutne raziskave so pokazale izvedljivost realizacije takšnih medsebojnih povezav pri razmiku 7 µm za zlaganje matrice na matrico in 700 nm razmika za rezino na rezino,« je povedal Eric Beyne, višji sodelavec, podpredsednik za raziskave in razvoj ter direktor integracije 3D sistemov. program pri Imecu, v prispevku pri IEDM.

Kljub temu AMD uporablja tehnologijo hibridnega povezovanja TSMC, ki se imenuje SoIC. V primerjavi z mikroizboklinami zagotavlja tehnologija TSMC več kot 200-krat večjo gostoto povezav in 15-krat večjo gostoto povezav, pravi AMD. "To omogoča veliko učinkovitejšo in gostejšo integracijo z uporabo ene tretjine energije na signal kot konkurenčni pristopi," je dejala Lisa Su, predsednica in izvršna direktorica AMD.

Medtem je v predstavitvi na nedavni konferenci IEDM Douglas Yu, podpredsednik pri TSMC, je zagotovil več podrobnosti o načrtu SoIC podjetja. To opisuje pot skaliranja naklona hibridnega lepljenja za stranke.

Na časovnem načrtu SoIC se TSMC začne z razmikom vezi 9 μm, ki je na voljo danes. Nato načrtuje uvedbo koraka 6 μm, ki mu sledita 4.5 μm in 3 μm. Z drugimi besedami, podjetje upa, da bo vsaki dve leti uvedlo nov korak obveznice, kar bo vsako generacijo povečalo za 70 %.

Obstaja več načinov za implementacijo SoIC. AMD je na primer oblikoval 7nm procesor in SRAM, ki ju proizvaja TSMC. Nato je TSMC z uporabo SoIC povezal matrice z razmikom vezi 9 μm.

Teoretično bi lahko sčasoma razvili različne napredne čipe in jih povezali s tehnologijo TSMC na različnih višinah.

Seveda tehnologija ne nadomešča tradicionalnega skaliranja čipov. Nasprotno, skaliranje čipov se nadaljuje. Tako TSMC kot Samsung pospešujeta svoje 5nm logične procese s 3nm in več v raziskavah in razvoju.

Naenkrat je prehod z enega procesnega vozlišča na naslednjega zagotovil znatno povečanje moči, zmogljivosti in površine (PPA) za čipe. Pri najnovejših vozliščih pa se koristi PPA zmanjšujejo.

V mnogih pogledih je hibridno povezovanje eden od načinov za izboljšanje sistemov. »V preteklosti je večino koristi PPA prispeval silicij. Ljudje so včasih dovolili, da skaliranje čipov poganja zmogljivost sistema. Zdaj pa skaliranje čipov kot motor nekoliko izgublja moč,« je dejal Shi iz Needhama. »Sčasoma želite imeti hibridno povezovanje, da dvignete celotno PPA na ravni sistema. Če želite biti bolj tehnično natančni, bi SoIC postavil kot močno orodje v naboru orodij, ki je na voljo strankam TSMC. SoIC je odličen ojačevalec PPA za določene delovne obremenitve.«

Intel, Samsung in drugi niso objavili svojih načrtov za hibridno povezovanje.

Kljub temu z arhitekturnega vidika vse to ni tako preprosto, kot se morda zdi. Paketi 3D naslednje generacije lahko vključujejo več kompleksnih čipletov na različnih vozliščih. Nekatere matrice bi lahko zložili in zlepili s hibridnim lepljenjem. Druge matrice bodo drugje v paketu. Za povezovanje vseh delov bo torej potrebna vrsta tehnologij.

»Hibridno povezovanje bo morda potrebno za tiste, ki si prizadevajo za razvoj visoko zmogljivih računalniških izdelkov,« je dejal Richard Otte, predsednik in izvršni direktor Promexa. »Za 2D strukture in aplikacije bodo čipleti verjetno med seboj povezani z uporabo metod visoke gostote. Sem spadajo vmesniki. 3D-IC-ji zahtevajo zlaganje čipletov in s tem TSV-jev in bakrenih stebrov ter 2D procese medsebojnega povezovanja z visoko gostoto.«

So še drugi izzivi. V paketu morajo vse matrice med seboj komunicirati z uporabo medsebojnih povezav in vmesnikov. Večina teh die-to-die povezav je lastniških. Obstaja korak k razvoju odprtih standardnih povezav. »Največja ovira, da čipleti postanejo novi IP, je standardizacija. Vzpostaviti je treba standardne/skupne komunikacijske vmesnike med čipleti, da bo to izvedljivo pri več ponudnikih embalaže,« je dejal Otte.

Proizvodni izzivi
Na proizvodni fronti medtem dve vrsti postopkov sestavljanja uporabljata hibridno lepljenje – rezina na rezino in rezina na rezino.

Pri rezinah na rezine se čipi obdelujejo na dveh rezinah v tovarni. Nato stroj za lepljenje rezin vzame obe rezini in ju zlepi skupaj. Nazadnje se zložene matrice na oblatu narežejo na kocke in preizkusijo.

Die-to-wafer je še ena možnost. Tako kot rezina za rezino se čipi obdelujejo na rezinah v tovarni. Matrice so izrezane iz enega oblata. Nato se te matrice prilepijo na osnovno rezino. Nazadnje se zložene matrice na oblatu narežejo na kocke in preizkusijo.

Slika 3: Tok med rezinami. Vir: Leti

Slika 4: Tok iz kalupa v rezino. Vir: Leti

Že od začetka je pomembno, da imamo matrice z dobrimi donosi. Matrice z izkoristkom pod parom bi lahko vplivale na učinkovitost končnega izdelka. Zato je ključnega pomena, da imate vnaprej dobro testno strategijo.

"Nekatere matrice imajo lahko proizvodne napake, ki bi jih bilo najbolje odkriti med preskusom," je dejal Adel Elsherbini, višji glavni inženir pri Intel, med predstavitvijo na IEDM. »Če pa pokritost testa ni 100-odstotna, se lahko nekatere od teh matric izkažejo za dobre. To je poseben izziv. Okvarjene matrice lahko povzročijo nižji končni izkoristek sistema, zlasti ko se število matric poveča.«

Poleg dobre testne strategije je potreben zanesljiv potek procesa. Postopek hibridnega lepljenja poteka v čisti sobi v tovarni polprevodnikov, ne v pakirnici kot pri večini vrst embalaže.

Pomembno je, da ta postopek izvajate v izjemno čisti čisti sobi. Čisti prostori so razvrščeni po stopnjah čistoče, ki temeljijo na številu in velikosti dovoljenih delcev na prostornino zraka. Na splošno polprevodniške tovarne vključujejo čiste prostore s standardom ISO razreda 5 ali čistejšim. V razredu ISO 5 mora čisti prostor imeti manj kot 3,520 delcev velikosti >0.5 µm na kubični meter, glede na American Cleanroom Systems. Čista soba ISO razreda 5 je enakovredna starejšemu standardu razreda 100.

V nekaterih primerih se sestavljanje IC na OSAT izvaja v čistih prostorih ISO 7 ali razreda 10,000 ali višjem. To deluje za večino vrst paketov, ne pa tudi za hibridno lepljenje. V tem procesu lahko drobni delci vdrejo v tok in povzročijo okvare naprave.

OSAT-ji bi zagotovo lahko zgradili objekte s čistimi prostori ISO 5, vendar je to drag podvig. Hibridno lepljenje zahteva relativno drago opremo. Poleg tega hibridno spajanje vključuje več korakov, ki so bolj znani prodajalcem polprevodnikov.

Tako pri poteku od rezine do rezine kot od matrice do rezine se postopek začne z enim postopkom damascenca v tovarni. Za to je na eni strani rezine odložena plast silicijevega dioksida. Nato se na površini vzorčijo številne drobne odprtine. Vzorci so vgravirani in na rezini ustvarijo množico drobnih µm velikih odprtin.

Bakreni materiali se nato nanesejo na celotno strukturo. Površina je planarizirana s sistemom kemično-mehanskega poliranja (CMP). To orodje polira površino z mehanskimi silami.

Postopek CMP odstrani bakrene materiale in polira površino. Kar ostane, je material za metalizacijo bakra v majhnih odprtinah.

Celoten postopek se večkrat ponovi. Sčasoma ima oblat peščico plasti. Vsaka plast ima majhne bakrene prehode, ki se med seboj povezujejo v sosednjih plasteh. Zgornji sloj je sestavljen iz večjih bakrenih struktur, imenovanih vezne blazinice. Dielektrični materiali obdajajo drobne vezne blazinice.

Kljub temu je postopek damascenca, zlasti CMP, izziv. Zahteva natančen nadzor po površini rezine. »[Na rezini] mora biti dielektrična površina: (1) izjemno gladka, da se zagotovijo močne privlačne sile pri pritrditvi matric; in (2) zelo nizko topografijo, da se izognemo prazninam ali nepotrebnim napetostim v dielektričnem predvezovanju,« je dejal Elsherbini v članku pri IEDM.

Med temi procesi pa lahko pride do več težav. Oblati se radi povesijo ali upognejo. Nato bi lahko orodje med postopkom CMP preveč poliralo površino. Vdolbine za bakrene ploščice postanejo prevelike. Nekatere blazinice se med postopkom lepljenja morda ne bodo spojile. Če je premalo poliran, lahko ostanek bakra povzroči kratke stike.

Pri hibridnem lepljenju standardni postopki CMP morda ne bodo delovali. "To zahteva posebno obdelavo CMP za nadzor razmerja med kemičnim in mehanskim jedkanjem kot tudi število korakov CMP za ohranitev planarnosti dielektrične površine," je dejal Elsherbini.

Po CMP so rezine podvržene meroslovnemu koraku. Meroslovno orodje meri in karakterizira površinsko topografijo.

»Glavni procesni izzivi bakrenega hibridnega lepljenja vključujejo nadzor površinskih napak za preprečevanje praznin, meroslovje debeline rezin in oblike skupaj z nadzorom površinskega profila na nanometrski ravni za podporo robustnemu stiku hibridnih veznih ploščic in nadzor poravnave bakrenih ploščic na vrhu and bottom die,« je povedal Stephen Hiebert, višji direktor marketinga pri OVK.

Več korakov
Po meroslovnem koraku so rezine podvržene postopku čiščenja in žarjenja. Korak žarjenja aktivira matrice.

Od tu lahko gre postopek v dve smeri - od rezine do rezine ali od rezine do rezine. Pri rezini za rezino ste že obdelali prvo rezino (A). Nato je druga rezina (B) z matricami podvržena istemu postopku (damascene, CMP, meroslovje).

Nato sta dve rezini (A, B) povezani s hibridnim lepljenjem. Čips narežemo na oblat in preizkusimo. Nastale zložene naprave so podobne 3D strukturam.

Pri die-to-wafer bi izdelovalec čipov medtem vzel prvo rezino in aktiviral matrice. Nato se čips na rezini (A) nareže na kocke in preizkusi.

Nato je druga rezina (B) podvržena postopku damascenca, ki mu sledi CMP in meroslovni korak. Ta oblat ni narezan na kocke in ostane nedotaknjen. Z uporabo bonderja se matrice iz obdelane rezine (A) zložijo in prilepijo na osnovno rezino (B).

Ostružke nato narežemo na zložene rezine in testiramo. To pa ustvari naprave, podobne 3D.

Tako za rezino na rezino kot za rezino na rezino lahko prodajalci uporabljajo isti sistem za lepljenje rezin. Več prodajalcev prodaja te sisteme za hibridno lepljenje z nanometrsko natančnostjo namestitve.

Med delovanjem so matrice nameščene na mizi znotraj naprave za lepljenje rezin. Obdelane rezine se odlagajo na ločeno mizo za rezine v bonderju. Matrice z mize poberemo, poravnamo in položimo na obdelano rezino.

Na tej točki so vezne blazinice obeh struktur povezane z dvostopenjskim postopkom – to je vez dielektrik-dielektrik, ki ji sledi povezava kovina-kovina. »Neposredna hibridna vez se nanaša na molekularno vez dveh površin, sestavljenih iz medsebojnih povezav bakra znotraj matrike SiO2,« je pojasnila Emilie Bourjot, vodja projekta 3D integracije pri leti. »Ko sta ti dve površini v tesnem stiku pri sobni temperaturi, Van der Waalsove vezi ustvarijo adhezijo. Te vezi se nato po toplotnem proračunu spremenijo v kovalentne in kovinske vezi."

Postopek lepljenja je zahteven. »Prva postavka, ki jo je treba upoštevati, je natančnost postavitve in prepustnost. Podpreti moramo izjemno fino višino. Matrice moramo biti sposobni postaviti zelo natančno,« je dejal Elsherbini iz Intela. "To dosežemo z optimizacijo zasnove, da zagotovimo, da imajo fiduciali poravnave zelo dobro vidljivost in kontrast, hkrati pa ne porabijo preveč aktivnega območja matrice."

Bonder lahko opravi te naloge, vendar je izziv preprečiti neželene delce in površinske napake v toku. Majhni delci lahko povzročijo praznine v veznih blazinicah. Če celo 100nm delec vdre v vezne blazinice, lahko povzroči na stotine neuspešnih povezav.

zaključek
Hibridno lepljenje je zapleten, a omogočan proces. Omogoča nov razred čipov in paketov.

AMD je prvi uporabil ta pristop, kmalu pa mu bodo sledili tudi drugi. Dirka se je šele začela.

Podobni zgodbe
Skaliranje izboklin v napredni embalaži
Večja gostota medsebojnih povezav bo omogočila hitrejši prenos podatkov, vendar obstaja več načinov, kako to doseči.

Sestavljanje čipov
Spremembe, ki bi lahko potisnile ta pristop pakiranja v mainstream, in prihodnji izzivi.

Naslednji val napredne embalaže
Dolg seznam možnosti poganja pakete z več čipi v ospredje oblikovanja, hkrati pa ustvarja vrtoglavo število možnosti in kompromisov

Prihodnji izzivi za napredno pakiranje
OSAT se spopadajo s kopico težav, vključno z zvijanjem, toplotnim neskladjem, heterogeno integracijo ter tanjšimi črtami in presledki.

Širok pogled v napredno embalažo
Tehnični direktor JCET govori o upočasnitvi Moorovega zakona in vse večjem zanimanju za nove pristope pakiranja in čiplete.

Naslednji koraki za pakiranje na ravni plošče
Kje deluje in kateri izzivi ostajajo za še širšo uporabo.

Vir: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/