Izzivi oblikovanja žičnih oddajnikov visoke hitrosti

Izzivi oblikovanja žičnih oddajnikov visoke hitrosti

Časovni žig: 27. april 2023 3
Izvorno vozlišče: 2613231

Avtorja Samad Parekh in Noman Hai

Potreba po omrežni opremi z večjo pasovno širino ter povezljivosti v oblaku in podatkovnih centrih v hiperrazmerju spodbuja prehod tehnologije stikala s 25T (terabajtov) na 50T in kmalu na 100T. Industrija je izbrala Ethernet za poganjanje trga stikal z uporabo današnje tehnologije 112G SerDes in arhitektur naslednje generacije, ki so zasnovane za delovanje pri 224 Gb/s. Te hitrosti prenosa podatkov predstavljajo izjemne izzive za celotno oddajno-sprejemno enoto SerDes. Ta članek bo preučil nekatere izzive, ki se pojavljajo pri oddajnikih visoke hitrosti, vključno z izbiro arhitektur multiplekserjev, zasnovo izenačevalnikov, hitrostmi serializacije podatkov, izbiro ustreznega izhodnega gonilnika in zagotavljanjem celovitosti signala.

Izzivi serializacije in multipleksiranja

Začnimo z uvodom v celotno strukturo žičnega oddajnika. Oddajnik (TX) sprejme več vzporednih tokov podatkov z nižjo hitrostjo, jih serializira v en tok podatkov z višjo hitrostjo in ga prenese po kanalu tako, da so podatki prepoznavni na drugi strani.

Slika 1: Blok diagram TX.

Podatki najprej vstopijo v serijo multiplekserjev (MUX), kjer vsaka naslednja stopnja prepolovi število vhodov in podvoji hitrost prenosa podatkov na izhodu, dokler ni enega toka podatkov. Razmislite o primeru 112 Gb/s, kjer je 64 vhodov, ki delujejo pri 1.75 Gb/s in jih je treba serializirati. Medtem ko je logiko CMOS mogoče uporabiti kot prvih nekaj stopenj, lahko zadnje stopnje temeljijo na CML (logika trenutnega načina), da se prilagodijo višjim hitrostim preklapljanja, da se doseže kompromis med močjo in hitrostjo [1].

Spodaj je prikazana polna hitrost TX arhitekture.

Slika 2: Arhitektura TX s polno hitrostjo.

Končni flip-flop (FF) ima stroge zahteve glede časa in takta. Vendar, ko gremo po verigi navzgor, se ura deli in zahteve glede časa so tudi sproščene. Na sliki 2 so stopnje serializacije prikazane kot MUX s petimi zapahi 2:1 in ta posebna struktura MUX se lahko nadaljuje v stopnjah serializatorja. Vendar so na voljo druge arhitekture MUX, vključno s MUX s tremi zapahi, MUX z enim zapahom, MUX brez zapaha ali kombinacijo teh vezij.

Izenačevalne tehnike za oddajnike visoke hitrosti

Ko so podatki serializirani, jih je treba izenačiti, da se nadomesti frekvencno odvisna izguba komunikacijskega kanala. Najpogosteje se to izenačevanje izvaja z diskretnim časovnim izenačevalnikom naprej (FFE). Arhitekture FFE z diskretnim časom imajo prednosti nizkega ojačenja hrupa, zmožnosti preklica predkurzorjev in natančnega nadzora uteži odcepov ter učinkovitosti v smislu realizacije vezja na čipu. Slika 3 spodaj prikazuje valovno obliko, narisano v Oblikovalsko okolje PrimeWave kako lahko FFE izenači zaprto oko.

Slika 3: Primer FFE, ki prikazuje odprto oko po izenačitvi FFE, simulirani v PrimeSim.

Industrija se je sčasoma premaknila k bolj prilagodljivim arhitekturam, ki temeljijo na DSP-DAC, kjer se modulacija in FFE izravnava izvajata v digitalni domeni, kot je prikazano na sliki 4.

Slika 4: Arhitektura TX, ki temelji na analognem in DSP.

Ločljivost TX DAC narekuje ločljivost FFE, ki je določena za različne protokole. Za aplikacije Ethernet je ločljivost DAC približno 7 bitov in jo je mogoče implementirati kot binarno ali termometrsko kodirane rezine ali kombinacijo obojega. Oblikovalska odločitev je kompromis med linearnostjo, izhodno kapacitivnostjo, površino in porabo energije.

Možnosti hitrosti serializacije podatkov: polovična, četrtinska in osmiška

Izbira končne hitrosti serializacije podatkov je zelo pomembna načrtovalska odločitev, saj višja stopnja sprosti zahtevo glede hitrosti takta in zmanjša porabo energije na račun večjega števila faz ure in povečane izhodne kapacitivnosti multiplekserja. Na sliki 5 je prikazana arhitektura TX s polovično hitrostjo, ki odstrani končni flip-flop in uporabi obe fazi deljene ure.

Slika 5: Arhitektura TX s polovično hitrostjo.

Vendar delovni cikel teh dveh faz vpliva na kakovost končnega izhodnega očesa. Ta koncept arhitekture s polovično hitrostjo je mogoče razširiti na MUX četrtinske ali osmiške hitrosti. Kompromis izbire zasnove je prikazan na sliki 6. Na podlagi nedavnih raziskav oddajniki 100 Gb/s uporabljajo arhitekturo četrtletne hitrosti zaradi sproščenih zahtev glede ur.

Slika 6: Hitrost prenosa podatkov v primerjavi z urno frekvenco.

Primerjava možnosti izhodnega gonilnika za multiplekserje: logika trenutnega načina v primerjavi s prekinjeno serijo vira

Končni izhod iz MUX-a mora biti speljan po kanalu z zadostnim zamahom, da se kompenzirajo izgube v kanalu, pri čemer je poraba energije pod nadzorom. Obstajata predvsem dve možnosti za izhodni gonilnik: Current Mode Logic (CML) in Voltage Mode Logic (VML), imenovani tudi Source-Series Terminated (SST), ki sta prikazani na sliki 7. Prednosti in slabosti gonilnikov so povzeti. v tabeli 1.

Slika 7: Gonilniki na osnovi CML in SST.

Tabela 1: Primerjava gonilnikov, ki temeljijo na CML in SST.

Optimizacija celovitosti signala

Pad Matching Network (PMN) je zelo pomemben za celovitost signala izhodnega očesa. Čeprav so bile preproste T-tuljave in pi-tuljave uporabljene v aplikacijah s frekvenco manj kot 50 GHz, za hitrosti prenosa podatkov, višje od 100 Gb/sa 9th Omrežje LC se običajno uporablja za izolacijo gonilnika, ESD in kapacitivnosti izhodne ploščice, kot je prikazano na sliki 8. Ta ureditev teoretično razširi izhodno pasovno širino za faktor 2.8x. Zasnova mora biti optimizirana za pasovno širino, povratno izgubo in skupinsko zakasnitev ter pogosto zahteva obsežno 3D elektromagnetno modeliranje in simulacijo matrice in paketa, kar je omogočeno z Platforma za oblikovanje po meri Synopsys.

Slika 8: Mreža za ujemanje blazinic.

Synopsys 224G & 112G Ethernet IP

Kot vodilni ponudnik v industriji hitri SerDes IP, Synopsys ponuja obsežen portfelj z vodilno močjo, zmogljivostjo in območjem, kar oblikovalcem omogoča, da izpolnijo zahteve po učinkoviti povezljivosti visoko zmogljivih računalniških sistemov na čipu. Oblikovalske ekipe Synopsys so razvile različne nove metode za reševanje izzivov oblikovanja, ki jih postavljajo visokozmogljivi računalniški sistemi na čipu 800G/1.6T z 224G Ethernet PHY IP in 112G Ethernet PHY IP. Pridružite se nam na sejmu ISACS 2023, kjer bomo predstavili pol dneva Navodila za bolj poglobljeno razpravo o tej temi.

Noman Hai je vodja analogne oblikovalske skupine v skupini IP Solutions pri Synopsys.

Reference

[1] B. Razavi, »Breaking the Speed-Power Tradeoffs in Broadband Circuits: Reviewing design tehnike za sprejemno-sprejemnike do 56 GHz,« v IEEE Nanotechnology Magazine, vol. 16, št. 3, str. 6-15, junij 2022, doi: 10.1109/MNANO.2022.3160770.

Časovni žig:

Več od Semi Engineering