Проблемы проектирования высокоскоростных проводных передатчиков

Авторы: Самад Парех и Номан Хай

Потребность в сетевом оборудовании с более высокой пропускной способностью, а также в возможности подключения в облаке и гипермасштабируемых центрах обработки данных приводит к переходу технологии коммутаторов с 25Т (терабайт) на 50Т, а вскоре и на 100Т. Отрасль выбрала Ethernet для продвижения рынка коммутаторов, используя сегодня технологию 112G SerDes и архитектуры следующего поколения, предназначенные для работы на скорости 224 Гбит/с. Такие скорости передачи данных создают серьезные проблемы для всего трансивера SerDes. В этой статье будут рассмотрены некоторые проблемы, возникающие при использовании высокоскоростных передатчиков, включая выбор архитектуры мультиплексора, проектирование эквалайзеров, скорость сериализации данных, выбор подходящего выходного драйвера и обеспечение целостности сигнала.

Проблемы сериализации и мультиплексирования

Начнем с ознакомления с общей структурой проводного передатчика. Передатчик (TX) принимает несколько параллельных потоков данных с более низкой скоростью, преобразует их в один поток данных с более высокой скоростью и передает его по каналу таким образом, чтобы данные были распознаваемы на другом конце.

Рис. 1: Блок-схема передатчика.

Данные сначала поступают в серию мультиплексоров (MUX), где каждый последующий этап уменьшает вдвое количество входов и удваивает скорость передачи данных на выходе, пока не останется один поток данных. Рассмотрим случай 112 Гбит/с, когда имеется 64 входа, работающих со скоростью 1.75 Гбит/с, которые необходимо сериализовать. В то время как логика КМОП может использоваться в качестве первых нескольких этапов, последние этапы могут быть основаны на CML (логика текущего режима), чтобы обеспечить более высокие скорости переключения для достижения компромисса между мощностью и скоростью [1].

Полноскоростная архитектура передачи показана ниже.

Рис. 2: Архитектура полноскоростной передачи.

Последний триггер (FF) имеет строгие требования к синхронизации и синхронизации. Однако по мере продвижения вверх по цепочке часы делятся, и требования к времени также смягчаются. На рисунке 2 этапы сериализации показаны как мультиплексор 2:1 с пятью защелками, и эта конкретная структура MUX может продолжаться на этапах сериализатора. Однако доступны другие архитектуры MUX, включая MUX с тремя защелками, MUX с одной защелкой, MUX без защелки или комбинацию этих схем.

Методы выравнивания для высокоскоростных передатчиков

После сериализации данных их необходимо выровнять, чтобы компенсировать частотно-зависимые потери канала связи. Чаще всего это выравнивание выполняется с использованием эквалайзера с прямой связью с дискретным временем (FFE). Преимущество архитектур FFE с дискретным временем заключается в низком шумовом усилении, способности подавлять предшественники и точно контролировать веса отводов, а также эффективности с точки зрения реализации схемы на кристалле. На рисунке 3 ниже показана форма сигнала, построенная в Среда проектирования PrimeWave о том, как FFE может уравнять закрытый глаз.

Рис. 3. Пример FFE, показывающий открытый глаз после выравнивания FFE, смоделированного в ПраймСим.

Со временем отрасль перешла к более гибким архитектурам на основе DSP-DAC, где модуляция и выравнивание FFE выполняются в цифровой области, как показано на рисунке 4.

Рис. 4: Аналоговая и DSP-архитектура передачи.

Разрешение TX DAC определяется разрешением FFE, которое указано для разных протоколов. Для приложений Ethernet разрешение ЦАП составляет около 7 бит и может быть реализовано в виде двоичных фрагментов, кодированных термометром или в виде комбинации того и другого. Конструктивное решение — это компромисс между линейностью, выходной емкостью, площадью и потребляемой мощностью.

Выбор скорости сериализации данных: половинная, четвертьскоростная и восьмеричная.

Выбор окончательной скорости сериализации данных является очень важным проектным решением, поскольку более высокая скорость ослабляет требования к скорости тактирования и снижает энергопотребление за счет большего количества фаз тактовой синхронизации и увеличения выходной емкости мультиплексора. На рисунке 5 показана архитектура передачи с половинной скоростью, в которой отсутствует последний триггер и используются обе фазы разделенного тактового сигнала.

Рис. 5: Архитектура передачи с половинной скоростью.

Однако рабочий цикл этих двух фаз влияет на качество конечного выходного сигнала. Эту концепцию архитектуры с половинной скоростью можно расширить до MUX с четверть- или восьмеричной скоростью. Компромисс при выборе конструкции показан на рисунке 6. Согласно недавним исследованиям, передатчики со скоростью 100 Гбит/с используют архитектуру с четвертьскоростной передачей из-за смягченных требований к тактовой частоте.

Рис. 6: Скорость передачи данных в зависимости от тактовой частоты.

Сравнение параметров выходного драйвера для мультиплексоров: логика текущего режима и завершенная исходная серия

Конечный выходной сигнал мультиплексора должен передаваться по каналу с достаточным размахом, чтобы компенсировать потери в канале, сохраняя при этом энергопотребление под контролем. В основном существует два варианта выходного драйвера: логика режима тока (CML) и логика режима напряжения (VML), также называемая оконечным последовательным источником (SST), которые показаны на рисунке 7. Плюсы и минусы драйверов суммированы. в таблице 1.

Рис. 7: Драйверы на основе CML и SST.

Таблица 1. Сравнение драйверов CML и драйверов на основе SST.

Оптимизация целостности сигнала

Сеть согласования контактных площадок (PMN) очень важна для целостности сигнала выходного глаза. Хотя простые Т-катушки и пи-катушки использовались в приложениях с частотой менее 50 ГГц, для скоростей передачи данных выше 100 Гбит/с 9^th LC-цепь порядка обычно используется для изоляции драйвера, электростатического разряда и емкости выходной площадки, как показано на рисунке 8. Такая схема теоретически расширяет выходную полосу пропускания в 2.8 раза. Конструкция должна быть оптимизирована с учетом пропускной способности, обратных потерь и групповой задержки, а также часто требует обширного трехмерного электромагнитного моделирования и симуляции кристалла и корпуса, что становится возможным с помощью Платформа индивидуального проектирования Synopsys.

Рис. 8: Сеть сопоставления контактных площадок.

Synopsys 224G и 112G Ethernet IP

Являясь ведущим поставщиком в отрасли высокоскоростной SerDes IPSynopsys предлагает комплексное портфолио с лучшими показателями мощности, производительности и площади, позволяющее разработчикам удовлетворить требования к эффективному подключению высокопроизводительных вычислительных SoC. Команды разработчиков Synopsys разработали различные новые методы решения задач проектирования высокопроизводительных вычислительных систем на кристалле 800G/1.6T с 224G Ethernet PHY IP и 112G Ethernet PHY IP. Присоединяйтесь к нам на ISACS 2023, где мы проведем полдня учебник для более глубокого обсуждения этой темы.

Номан Хай — менеджер группы аналоговых разработчиков в группе IP-решений компании Synopsys.

Справка

[1] Б. Разави, «Нарушение компромисса между скоростью и мощностью в широкополосных цепях: обзор методов проектирования трансиверов до 56 ГГц», в журнале IEEE Nanotechnology Magazine, вып. 16, нет. 3, стр. 6–15, июнь 2022 г., doi: 10.1109/MNANO.2022.3160770.

• SEO-контент и PR-распределение. Получите усиление сегодня.
• ПлатонАйСтрим. Анализ данных Web3. Расширение знаний. Доступ здесь.
• Чеканка будущего с Эдриенн Эшли. Доступ здесь.
• Источник: https://semiengineering.com/design-challenges-of-high-speed-wireline-transmitters/