Чиплеты открывают ящик Пандоры - Semiwiki

Переиздано Платоном

Читают: 0

Чиплет

Чиплеты упростили одну область конструкции, но открыли ящик Пандоры с другой стороны. Сложность моделирования каждого чиплет ниже, но теперь соединение между чиплетами усложнилось. Люди экспериментируют с различными протоколами межсоединений, вариациями UCIe, изменяя настройки UCIe, скорости интерфейса, количество физических уровней и так далее. Теперь добавьте к этому устаревшие стандарты, такие как AXI, новые протоколы, такие как PICe6.0, и когерентность кэша.

В целом это создает совершенно новую серию экспериментов. Тот, для которого традиционная эмуляция и RTL-моделирование не подойдут. Сначала вам нужно приложить усилия к компромиссу в архитектуре, а не только к выбору компонентов. Это будет означать, что вам придется провести анализ трафика, разделение приложений, определение размера системы и влияние различных типов физического уровня. Кроме того, в зависимости от приложения тесты будут сильно различаться.

Спецификация UCIe является новой и не имеет четких ориентиров. Кроме того, спецификация UCIe предоставляет только рекомендации по задержке и мощности. Оба требования являются строгими. Это означает, что исследование области мощности и производительности является неизбежным. Поскольку у вас есть преобразование протокол-протокол-протокол, такое как PCIe 6.0 в UCIe в AXI, настройка моделирования является сложной.

Одним из решений является рассмотрение системного моделирования с использованием визуалсим от Mirabilis Дизайн. Недавно они запустили IP-модель системного уровня UCIe и продемонстрируют ряд вариантов использования межсоединения на Чиплет Саммит. Чтобы помочь разработчикам, они опубликовали руководство с множеством вариантов использования, ожидаемыми результатами по энергопотреблению и вариантами оптимизации. У них есть и презентация, и стенд на Саммите. Я надеюсь увидеть вас там!

Кроме того, вот ссылка на документ, который люди могут получить: Моделирование производительности гетерогенной вычислительной системы на основе архитектуры UCIe Interconnect.

Абстрактные:

Современные сложные конструкции микросхем в передовых узлах обычно состоят из нескольких кристаллов (или чиплетов). Этот подход позволяет использовать штампы разных производителей или процессов, а также IP-адреса многократного использования. Проектировщикам нужна модель системного уровня, чтобы оценить различные реализации таких сложных ситуаций.

Пример системы состоит из чиплета ввода-вывода, базового чиплета с низким энергопотреблением, высокопроизводительного базового чиплета, аудио-видео чиплета и аналогового чиплета, соединенных между собой с использованием стандарта Universal Chiplet Interconnect Express (UCIe).

Наша команда рассмотрела несколько сценариев и конфигураций, включая расширенные и стандартные пакеты, различные профили трафика и ресурсы, а также ретаймер для расширения охвата и оценки событий по тайм-ауту. Выявление сильных и слабых сторон межсоединения UCIe для миссионерских приложений помогло нам получить оптимальную конфигурацию для каждой подсистемы, отвечающую требованиям к производительности, мощности и функциональности.

О компании Mirabilis Design Inc.

Mirabilis Design — компания-разработчик программного обеспечения из Силиконовой долины, предоставляющая программное обеспечение и решения для обучения для выявления и устранения рисков в спецификациях продукта, точного прогнозирования человеческих и временных ресурсов, необходимых для разработки продукта, а также улучшения взаимодействия между различными инженерами.
команды.

VisualSim Architect сочетает в себе интеллектуальную собственность, моделирование на уровне системы, моделирование, анализ среды и шаблоны приложений, что значительно улучшает построение моделей, моделирование, анализ и проверку RTL. Среда позволяет проектировщикам быстро прийти к проекту, который отвечает разнообразному набору взаимозависимых требований по времени и мощности. Он используется на самых ранних этапах процесса проектирования параллельно (и в качестве вспомогательного средства) с письменной спецификацией и перед реализацией (например, RTL, программного кода или схемы) продукта.