Analiza rețelei de livrare a energiei în proiectarea DRAM

Cariera mea de proiectare IC a început cu designul DRAM în 1978, așa că am urmărit evoluțiile din acest domeniu al designului memoriei pentru a observa provocările de proiectare, actualizările de proces și inovațiile de-a lungul drumului. Synopsys a găzduit un simpozion de tehnologie a memoriei în noiembrie 2022 și am avut ocazia să urmăresc o prezentare a inginerilor SK hynix, Tae-Jun Lee și Bong-Gil Kang. Cipurile DRAM au atins o capacitate mare și rate de date rapide de 9.6 gigabiți pe secundă, ca recent LPDDDR5T anunț pe 25 ianuarie. Ratele de date pot fi limitate de integritatea rețelei de furnizare a energiei (PDN), dar analiza unui DRAM cu cip complet cu PDN va încetini prea mult timpii de simulare.

Lățimea de bandă maximă a memoriei pe canale x64 a înregistrat o creștere constantă de-a lungul mai multor generații:

• DDR1, 3.2 GB/s la alimentare de 2.5 V
• DDR2, 6.4 GB/s la alimentare de 1.8 V
• DDR3, 12.8 GB/s la alimentare de 1.5 V
• DDR4, 25.6 GB/s la alimentare de 1.2 V
• DDR5, 51.2 GB/s la alimentare de 1.1 V

O mare provocare în îndeplinirea acestor obiective agresive de sincronizare este controlul problemelor parazitare de cădere IR cauzate în timpul amenajării IC a matricei DRAM, iar mai jos este prezentat o diagramă a căderii IR în care culoarea roșie este o zonă cu cea mai mare cădere de tensiune, care la rândul său încetinește performanța memoriei.

Paraziții extrași pentru un IC sunt salvati într-un format de fișier SPF, iar adăugarea acestor paraziți pentru PDN la o listă de net SPICE face ca simulatorul de circuit să încetinească cu un factor de 64X, în timp ce numărul de elemente RC parazite adăugate de PDN este De 3.7 ori mai mult decât doar paraziți de semnal.

La SK hynix au venit cu o abordare pragmatică pentru a reduce timpii de rulare a simulării atunci când se utilizează PrimeSim™ Pro simulator de circuit pe listele de rețele SPF, inclusiv PDN, folosind trei tehnici:

1. Partiționarea netlistului între Putere și alte semnale
2. Reducerea elementelor RC în PDN
3. Controlul toleranței evenimentelor de simulare

PrimeSim Pro folosește partiționarea pentru a împărți lista de rețea în funcție de conectivitate și, implicit, PDN-ul și alte semnale s-ar combina pentru a forma partiții foarte mari, care, la rândul lor, au încetinit prea mult timpii de simulare. Iată cum arăta cea mai mare partiție cu setările implicite ale simulatorului:

O opțiune în PrimeSim Pro (primesim_pwrblock) a fost folosit pentru a reduce dimensiunea celei mai mari partiții, separând PDN-ul de alte semnale.

PDN-ul extras în format SPF avea prea multe elemente RC, ceea ce a încetinit timpul de rulare a simulării circuitului, deci o opțiune numită primesim_postl_rcred a fost folosit pentru a reduce rețeaua RC, păstrând în același timp precizia. Opțiunea de reducere RC a reușit să scadă numărul de elemente RC cu până la 73.9%.

Simulatoarele de circuite precum PrimSim Pro folosesc matematica matriceală pentru a rezolva curentul și tensiunile din partițiile netlist, astfel încât timpul de rulare este direct legat de dimensiunea matricei și de cât de des o schimbare a tensiunii necesită recalculare. Opțiunea de simulare primesim_evtgrid_for_pdn a fost utilizat și reduce numărul de ori în care o matrice trebuie să fie rezolvată ori de câte ori există modificări mici de tensiune în PDN. Graficul de mai jos prezentat în violet are un X în fiecare moment în care rezolvarea matricei în PDN era necesară în mod implicit, apoi sunt prezentate în alb triunghiuri la fiecare moment în care rezolvarea matricei este utilizată cu opțiunea simulator. Triunghiurile albe apar mult mai rar decât X-urile violet, permițând viteze mai mari de simulare.

O opțiune finală de simulare FineSim Pro folosită pentru a reduce timpul de rulare a fost primesim_pdn_event_control=a:b și funcționează prin aplicarea unei surse de energie ideală pentru a:b, rezultând mai puține calcule matrice pentru PDN.

Îmbunătățirile timpului de rulare a simulării prin utilizarea tuturor opțiunilor FineSim Pro combinate au fost o accelerare de 5.2X.

Rezumat

Inginerii de la SK hynix au folosit atât simulatoarele de circuite FineSim, cât și PrimeSim pentru analiză în designul lor de cip de memorie. Utilizarea a patru opțiuni în PrimeSim Pro a oferit suficiente îmbunătățiri ale vitezei pentru a permite analiza PDN cu cip complet, cu paraziți SPF incluși. Mă aștept ca Synopsys să continue să inoveze și să-și îmbunătățească familia de simulatoare de circuite pentru a face față provocărilor tot mai mari ale cipului de memorie și ale altor stiluri de design IC.

Bloguri înrudite

Distribuie această postare prin:

• Distribuție de conținut bazat pe SEO și PR. Amplifică-te astăzi.
• Platoblockchain. Web3 Metaverse Intelligence. Cunoștințe amplificate. Accesați Aici.
• Sursa: https://semiwiki.com/eda/324168-power-delivery-network-analysis-in-dram-design/