Începe cursa de cip/ambalaj 3D de nouă generație

Primul val de cipuri intră pe piață folosind o tehnologie numită legare hibridă, creând scena pentru o eră nouă și competitivă a produselor cu cipuri 3D și a pachetelor avansate.

AMD este primul furnizor care a dezvăluit cipuri folosind lipirea hibridă de cupru, o tehnologie avansată de stivuire a matrițelor care permite dispozitive și pachete asemănătoare 3D de generație următoare. Legăturile hibride stivuiesc și conectează cipuri folosind interconexiuni minuscule cupru-cupru, oferind densitate și lățime de bandă mai mari decât schemele de interconectare existente cu stivuire cipuri.

AMD folosește tehnologia de legătură hibridă de la TSMC, care și-a actualizat recent foaia de parcurs în arenă. Intel, Samsung și alții dezvoltă, de asemenea, legături hibride. Și pe lângă AMD, alți clienți de cipuri se uită la tehnologie.

„TSMC spune că tehnologia sa va fi probabil adoptată de toți clienții lor de calcul de înaltă performanță”, a spus Charles Shi, analist la Needham. „Legătura hibridă este, de asemenea, pe foaia de parcurs al tuturor, sau cel puțin pe radarul tuturor, în aplicațiile mobile.”

Un proces relativ nou desfășurat într-o fabrică de semiconductori, legarea hibridă de cupru este o tehnologie avansată de stivuire a cipurilor care promite să ofere clienților cip unele avantaje competitive. Cu siguranță, stivuirea cipurilor nu este nouă și a fost folosită în design de ani de zile. Ceea ce este nou este că legarea hibridă permite modele 3D aproape monolitice.

Majoritatea cipurilor nu necesită lipire hibridă. Pentru ambalare, lipirea hibridă este în principal retrogradată pentru modelele de ultimă generație, deoarece este o tehnologie costisitoare care implică mai multe provocări de fabricație. Dar oferă acelor producători de cipuri câteva opțiuni noi, deschizând calea către design-uri 3D de generație următoare, cuburi de memorie sau DRAM-uri 3D și pachete mai avansate.

Există mai multe modalități de a dezvolta aceste tipuri de produse, inclusiv modelul chiplet. Pentru cipite, un producător de cipuri poate avea un meniu de matrițe modulare într-o bibliotecă. Clienții pot combina apoi chipleturile și le pot integra într-un tip de pachet existent sau într-o nouă arhitectură. Într-un exemplu al acestei metodologii, AMD a stivuit două chipleturi dezvoltate intern - un procesor și o matriță SRAM - rezultând un pachet 3D care combină un MPU de înaltă performanță cu memorie cache deasupra. Motoarele sunt conectate prin lipire hibridă.

Există și alte moduri de a implementa chipleturi. În mod tradițional, pentru a avansa un design, vânzătorii ar dezvolta un sistem pe cip (SoC) și să integreze mai multe funcții pe dispozitiv la fiecare generație. Această abordare de scalare a cipurilor devine din ce în ce mai dificilă și mai costisitoare la fiecare viraj. Deși rămâne o opțiune pentru noile modele, chipleturile apar ca o alternativă pentru dezvoltarea de cipuri complexe.

Cu chipleturi, un SoC mare este împărțit în matrițe mai mici sau blocuri IP și re-agregat într-un design complet nou. În teorie, abordarea chiplet accelerează timpul de lansare pe piață cu costuri mai mici. Legătura hibridă este unul dintre multele elemente care permit această tehnologie.

Fig. 1: Tehnologia 3D V-Cache de la AMD stivuiește memoria cache pe un procesor. Sursa: AMD

Peisajul ambalajului
Chiplets nu sunt un tip de ambalaj în sine. Ele fac parte dintr-o metodologie care include integrare eterogenă, în care matrițele complexe sunt asamblate într-un pachet avansat.

Ambalajul IC în sine este o piață complicată. La ultimul număr, industria semiconductoarelor a dezvoltat aproximativ 1,000 de tipuri de pachete. O modalitate de a segmenta piața de ambalare este prin tipul de interconectare, care include wirebond, flip-chip, wafer-level package (WLP) și through-silicon vias (TSV-uri). Interconexiunile sunt folosite pentru a conecta o matriță la alta în pachete.

Deși există un impuls pentru creșterea densității în pachete, multe dintre aceste dispozitive se bazează încă pe tehnologii mai vechi, cum ar fi lipirea sârmei și flip-chip. În flip-chip, pe deasupra unui cip se formează mici denivelări de cupru bazate pe materiale de lipit. Dispozitivul este apoi răsturnat și montat pe o matriță sau o placă separată, astfel încât denivelările să aterizeze pe plăcuțe de cupru pentru a forma conexiuni electrice. În flip-chip, pasurile de denivelare pe un cip variază de la 300μm la 50μm. Un pas se referă la un spațiu dat între denivelările adiacente pe matriță.

„Încă vedem pachete cu pas grosier la 140μm până la 150μm. Aceasta este încă mainstream și nu se va schimba prea curând”, a declarat Annette Teng, CTO al Promex, compania-mamă a Tehnologii QP.

Între timp, procesele WLP sunt folosite pentru a face pachete de tip fan-out, care au început ca o tehnologie relativ grosieră. OSAT lucrează acum pentru a crește densitatea fan-out-urilor prin micșorarea liniilor și a spațiilor și prin adăugarea de stâlpi și alte structuri 3D deasupra acestora.

„(Fan-out) reprezintă un tip important de pachet miniaturizat de volum mare pentru smartphone-uri și alte aplicații mobile”, a spus William Chen, coleg la ASE. „Avem, de asemenea, o zonă vibrantă de inovare care deservește domeniile de calcul de înaltă performanță, AI, învățarea automată și multe altele.”

Între timp, 2.5D a devenit din ce în ce mai popular pentru aplicațiile de înaltă performanță, cum ar fi centre de date, în timp ce adevăratul ambalaj 3D este abia la început. Cu 2.5D, matrițele sunt stivuite sau plasate una lângă alta deasupra unui interpozitor, care încorporează TSV-uri. TSV-urile asigură o conexiune electrică de la matrițe la placă.

Fig. 2: Exemple de pachete 2.5D, fan-out de înaltă densitate (HDFO), pachete cu punți și chipleturi. Sursa: Amkor

2.5D rezolvă mai multe probleme. În multe sisteme, un procesor, DRAM și alte dispozitive sunt plasate pe o placă. Datele se deplasează între un procesor și DRAM, dar uneori acest schimb provoacă latență și un consum crescut de energie. Ca răspuns, multe sisteme high-end încorporează pachete 2.5D cu ASIC-uri și HBM-uri. Acest lucru permite ca memoria să fie mutată mai aproape de funcțiile de procesare, permițând un proces mai rapid.

Multe dintre aceste opțiuni de ambalare pot suporta chipleturi, în care matrițele sunt amestecate și potrivite în funcție de nevoile producătorului de așchii. „Sistemul poate fi optimizat prin utilizarea celor mai bune componente de procesor cu un nod optim de proces performanță/cost”, a spus Xiao Liu, manager senior de program la Brewer Science.

Folosind abordarea chiplet, vânzătorii au dezvoltat arhitecturi asemănătoare 3D. De exemplu, Intel a introdus recent o platformă CPU 3D. Acesta combină un nucleu de procesor de 10 nm cu patru nuclee de procesor de 22 nm într-un pachet.

Toate pachetele de ultimă generație înregistrează o creștere, determinată de AI și alte aplicații. „AI implică calcularea de înaltă performanță (HPC). Observăm o cerere mare pentru BGA cu cip flip, care este legat de aplicații AI sau HPC. Aceasta include, de asemenea, 2.5D, 3D sau fan-out de înaltă densitate”, a declarat Choon Lee, CTO la JCET.

Fiecare dintre aceste pachete utilizează unul sau mai multe procese de fabricație diferite. Ceea ce este comun printre cele mai avansate pachete este tehnologia de interconectare. În acest caz, determină modul în care stivuiți și legați matrițele într-un pachet.

Procesorul 3D Intel, HBM și alte cipuri folosesc microbumps de cupru ca scheme de interconectare din pachet, împreună cu un proces flip-chip. Cu HBM, pe fiecare parte a matrițelor DRAM se formează mici denivelări de cupru. Denivelările de pe aceste matrițe sunt apoi legate între ele, uneori folosind lipirea prin termocompresie (TCB). În funcționare, un sistem TCB preia matrițele, le aliniază și leagă așchiile folosind forța și căldura.

Astăzi, cele mai avansate microbumps implică un pas de 40 μm, care echivalează cu dimensiuni de 20 μm până la 25 μm cu o distanță de 15 μm între denivelările adiacente pe matriță. În cercetare și dezvoltare, vânzătorii lucrează la dispozitive cu pasuri de denivelări peste 40μm. Aici, clienții au câteva opțiuni. În primul rând, ar putea dezvolta cipuri folosind microbumps existente. Practic, microbumpurile pe bază de lipire se extind de la 40 μm în prezent până la 10 μm, unde aceste scheme se epuizează.

„Gestionarea bucăților mici de capace de lipire pe denivelări mici de lipit are propria sa distribuție a masei de lipit disponibilă. Și la un moment dat, acestea nu vor fi de încredere”, a declarat Mike Kelly, vicepreședinte pentru dezvoltare și integrare avansată a ambalajelor la Amkor. „Undeva între 20 μm și 10 μm, clienții vor trece la abordarea hibridă. Are o mulțime de avantaje. Puterea dintre matrițe este scăzută. Calea de semnalizare electrică este excelentă.”

În legarea hibridă, matrițele sunt conectate folosind interconexiuni minuscule de cupru la cupru, nu denivelări. Pentru ambalare, punctul de pornire pentru lipirea hibridă este de 10 μm și mai mult.

Atât microbumps, cât și legarea hibridă sunt opțiuni viabile. Clienții pot folosi unul sau altul în pachete, în funcție de aplicație.

De ce legarea hibridă?
Legătura hibridă nu este nouă. De ani de zile, furnizorii de senzori de imagine CMOS l-au folosit. Pentru a realiza un senzor de imagine, un furnizor procesează două napolitane diferite într-o fabrică. Prima napolitană constă dintr-o multitudine de matrițe, fiecare dintre ele constând dintr-o matrice de pixeli. Al doilea wafer este format din matrițe de procesor de semnal.

Apoi, folosind legarea hibridă, plachetele sunt legate împreună cu interconexiuni cupru-cupru la nivelul μm. Matrițele de pe plachetă sunt apoi tăiate cubulețe, formând senzori de imagine.

Acest proces este aproape același pentru ambalare. Dar pentru ambalare, lipirea hibridă implică un set diferit de provocări de asamblare, motiv pentru care nu a intrat în producție până de curând.

Are o mare promisiune. La sfârșitul anului trecut, AMD a introdus un procesor de server care folosește legături hibride. Recent, AMD a introdus Ryzen 7 5800X3D, un procesor desktop high-end. Folosind legătura hibridă, o SRAM de 7 nm este stivuită și conectată pe un procesor de 7 nm. De fapt, 64 MB de memorie cache L3 sunt stivuite pe procesor, triplând densitatea memoriei.

Apoi, în cercetare și dezvoltare, există mai multe evoluții în arena. De exemplu, folosind atât microbumps, cât și legături hibride, Imec a dezvoltat ceea ce numește 3D-SoC. În 3D-SoC, puteți stivui orice număr de matrițe, cum ar fi memoria pe logică. Pentru aceasta, proiectați împreună memoria și logica ca un singur SoC.

Legătura hibridă permite cele mai avansate interconexiuni în aceste dispozitive. „Pentru a realiza astfel de circuite 3D-SoC, pasul de interconectare 3D trebuie să fie scalat mai mult dincolo de stadiul actual al tehnicii. Cercetările noastre actuale au demonstrat fezabilitatea realizării unor astfel de interconexiuni la un pas de 7 µm pentru stivuirea matriță la matriță și pas de 700 nm pentru napolitană la napolitană”, a declarat Eric Beyne, senior fellow, vicepreședinte de cercetare și dezvoltare și director pentru integrarea sistemului 3D. program la Imec, într-o lucrare la IEDM.

Cu toate acestea, AMD folosește tehnologia de legare hibridă a TSMC, care se numește SoIC. În comparație cu microbumps, tehnologia TSMC oferă mai mult de 200 de ori densitatea conexiunii și de 15 ori densitatea de interconectare, conform AMD. „Acest lucru permite o integrare mult mai eficientă și mai densă folosind o treime din energia per semnal decât abordările competitive”, a declarat Lisa Su, președinte și CEO al AMD.

Între timp, într-o prezentare la recenta conferință IEDM, Douglas Yu, vicepreședinte la TSMC, a oferit mai multe detalii despre foaia de parcurs SoIC a companiei. Aceasta conturează calea de scalare a pasului de denivelare a legăturii hibride pentru clienți.

Pe foaia de parcurs SoIC, TSMC începe cu un pas de legătură de 9μm, care este disponibil astăzi. Apoi, intenționează să introducă un pas de 6 μm, urmat de 4.5 μm și 3 μm. Cu alte cuvinte, compania speră să introducă un nou bond pitch la fiecare doi ani sau cam asa ceva, oferind un impuls de scalare de 70% pentru fiecare generație.

Există mai multe modalități de implementare a SoIC. De exemplu, AMD a proiectat un procesor bazat pe 7nm și SRAM, care sunt fabricate de TSMC. Apoi, folosind SoIC, TSMC a conectat matrițele cu un pas de legătură de 9 μm.

În teorie, de-a lungul timpului, ați putea dezvolta diverse cipuri avansate și le puteți lega folosind tehnologia TSMC la diferite poziții.

Cu siguranță, tehnologia nu înlocuiește scalarea tradițională a cipurilor. Dimpotrivă, scalarea cipurilor continuă. Atât TSMC, cât și Samsung își intensifică procesele logice de 5 nm cu 3 nm și mai mult în cercetare și dezvoltare.

La un moment dat, trecerea de la un nod de proces la următorul a oferit un impuls semnificativ în ceea ce privește puterea, performanța și suprafața (PPA) pentru cipuri. La cele mai recente noduri, totuși, beneficiile PPA sunt în scădere.

În multe privințe, legarea hibridă este o modalitate de a oferi un impuls sistemelor. „În trecut, majoritatea beneficiilor PPA sunt realizate de siliciu. Oamenii obișnuiau să lase scalarea cipurilor să conducă performanța sistemului. Dar acum, scalarea cipurilor ca motor își pierde puțin abur”, a spus Shi Needham. „În cele din urmă, doriți să aveți legături hibride pentru a ridica PPA general la nivel de sistem. Dacă doriți să fiți mai precis din punct de vedere tehnic, aș poziționa SoIC ca un instrument puternic în setul de instrumente disponibil pentru clienții TSMC. SoIC este un excelent amplificator PPA pentru anumite sarcini de lucru.”

Intel, Samsung și alții nu și-au lansat foile de parcurs de legături hibride.

Cu toate acestea, din punct de vedere arhitectural, toate acestea nu sunt atât de simple pe cât ar părea. Pachetele 3D de generație următoare ar putea include mai multe chipleturi complexe la noduri diferite. Unele matrițe pot fi stivuite și lipite folosind lipirea hibridă. Alte matrițe vor fi în altă parte în pachet. Deci va fi nevoie de o serie de tehnologii pentru a conecta toate piesele.

„Legătura hibridă poate fi necesară pentru cei care împinge limitele pentru a dezvolta produse de calcul de înaltă performanță”, a declarat Richard Otte, președinte și CEO al Promex. „Pentru structurile și aplicațiile 2D, chipleturile sunt probabil să fie interconectate folosind metode de înaltă densitate. Acestea includ interpozitorii. 3D-IC-urile necesită chipleturi de stivuire și, prin urmare, TSV-uri și stâlpi de cupru, precum și procesele de interconectare 2D de înaltă densitate.”

Există și alte provocări. Într-un pachet, toate matrițele trebuie să comunice între ele folosind link-uri și interfețe die-to-die. Cele mai multe dintre aceste link-uri die-to-die sunt proprietare. Există o mișcare de a dezvolta legături standard deschise. „Cel mai mare obstacol în calea chipleturilor care devin noul IP este standardizarea. Trebuie stabilite interfețe de comunicare standard/comune între chipleturi pentru ca acest lucru să fie viabil la mai mulți furnizori de ambalaje”, a spus Otte.

Provocări de producție
În ceea ce privește producția, între timp, două tipuri de procese de asamblare folosesc lipirea hibridă - wafer-to-wafer și die-to-wafer.

La napolitană la napolitană, chipsurile sunt procesate pe două napolitane într-o fabrică. Apoi, un liant de napolitane ia cele două napolitane și le leagă împreună. În cele din urmă, matrițele stivuite pe napolitana sunt tăiate cubulețe și testate.

Die-to-wafer este o altă opțiune. La fel ca de la napolitană la napolitană, chipsurile sunt procesate pe napolitane într-o fabrică. Moarele sunt tăiate cubulețe dintr-o napolitana. Apoi, acele matrițe sunt lipite pe o placă de bază. În cele din urmă, matrițele stivuite pe napolitana sunt tăiate cubulețe și testate.

Fig. 3: Fluxul de la napolitană la napolitană. Sursa: Leti

Fig. 4: Fluxul matriță-la-plachetă. Sursa: Leti

Încă de la început, este important să aveți matrițe cu randamente bune. Matricele cu randamente sub egale ar putea afecta performanța produsului final. Prin urmare, este esențial să aveți o strategie de testare bună în avans.

„Unele dintre matrițe pot avea defecte de fabricație care ar fi ideal eliminate în timpul testului”, a spus Adel Elsherbini, inginer principal principal la Intel, în cadrul unei prezentări la IEDM. „Cu toate acestea, dacă acoperirea testului nu este de 100%, unele dintre aceste matrițe pot trece drept matrițe bune. Aceasta este o provocare deosebită. Matrițele defecte pot duce la un randament final mai mic al sistemului, mai ales pe măsură ce numărul de matrițe crește.”

Pe lângă o strategie bună de testare, este necesar un flux de proces solid. Procesul de lipire hibridă are loc într-o cameră curată dintr-o fabrică de semiconductori, nu într-o casă de ambalare, ca în cazul majorității tipurilor de pachete.

Este important să desfășurați acest proces într-o cameră curată ultra-curată. Camerele curate sunt clasificate după nivelurile de curățenie, care se bazează pe numărul și dimensiunea particulelor permise pe volum de aer. În general, fabricile de semiconductori încorporează camere curate cu un standard ISO Clasa 5 sau mai curat. În clasa ISO 5, o cameră curată trebuie să aibă mai puțin de 3,520 de particule la dimensiuni > 0.5 µm pe metru cub, conform American Cleanroom Systems. O cameră curată ISO Clasa 5 este echivalentă cu standardul mai vechi Clasa 100.

În unele cazuri, asamblarea IC la un OSAT se efectuează în camere curate ISO 7 sau clasa 10,000 sau mai mare. Acest lucru funcționează pentru majoritatea tipurilor de pachete, dar nu și pentru legarea hibridă. În acest proces, particulele minuscule ar putea invada fluxul, provocând defecțiuni ale dispozitivului.

OSAT-urile cu siguranță ar putea construi facilități cu camere curate ISO 5, dar acesta este un efort costisitor. Lipirea hibridă necesită echipamente relativ costisitoare. În plus, legarea hibridă implică mai mulți pași care sunt mai familiari furnizorilor de semiconductori.

Atât în ​​fluxurile de la napolitană la napolitană, cât și de la matriță la napolitană, procesul începe cu un singur proces de damaschin în fabrică. Pentru aceasta, pe o parte a plachetei este depus un strat de dioxid de siliciu. Apoi, o multitudine de vias minuscule sunt modelate la suprafață. Modelele sunt gravate, creând o multitudine de orificii mici de dimensiuni μm pe napolitană.

Materialele de cupru sunt apoi depuse pe întreaga structură. Suprafața este planarizată folosind un sistem chimic-mecanic-lustruire (CMP). Acest instrument lustruiește o suprafață folosind forțe mecanice.

Procesul CMP îndepărtează materialele de cupru și lustruiește suprafața. Ceea ce rămâne este materialul de metalizare de cupru în micile viale.

Întregul proces se repetă de mai multe ori. În cele din urmă, napolitana are o mână de straturi. Fiecare strat are canale mici de cupru, care se conectează între ele în straturile adiacente. Stratul superior este format din structuri mai mari de cupru, numite plăcuțe de legătură. Materialele dielectrice înconjoară plăcuțele minuscule de legătură.

Cu toate acestea, procesul de damaschin, în special CMP, este o provocare. Necesită un control precis pe suprafața plachetei. „[Pe napolitană], suprafața dielectrică trebuie să fie: (1) extrem de netedă pentru a asigura forțe puternice de atracție la atașarea matrițelor; și (2) topografie foarte scăzută pentru a evita golurile sau solicitările inutile în pre-legarea dielectrică”, a spus Elsherbini într-o lucrare la IEDM.

În timpul acestor procese, totuși, pot apărea mai multe probleme. Napolitanele tind să se încline sau să se încline. Apoi, în timpul procesului CMP, unealta ar putea lustrui suprafața. Degajările plăcuțelor de cupru devin prea mari. Este posibil ca unele tampoane să nu se alăture în timpul procesului de lipire. Dacă sunt sub-lustruite, reziduurile de cupru pot crea scurtcircuitari electrice.

În legarea hibridă, este posibil ca procesele CMP standard să nu facă treaba. „Acest lucru necesită o procesare CMP specială pentru a controla raportul dintre gravarea chimică și cea mecanică, precum și numărul de pași CMP pentru a menține planaritatea suprafeței dielectrice”, a spus Elsherbini.

După CMP, napolitanele sunt supuse unei etape de metrologie. Un instrument de metrologie măsoară și caracterizează topografia suprafeței.

„Provocările majore ale procesului de lipire hibridă cu cupru includ controlul defectelor de suprafață pentru a preveni golurile, metrologia grosimii și formei la nivel de plachetă, împreună cu controlul profilului de suprafață la nivel de nanometri pentru a sprijini contactul robust al plăcuțelor de legătură hibridă și controlul alinierii plăcuțelor de cupru în partea de sus. iar fundul moare”, a spus Stephen Hiebert, director senior de marketing la KLA.

Mai mulți pași
În urma etapei de metrologie, napolitanele sunt supuse unui proces de curățare și recoacere. Etapa de recoacere activează matrițele.

De aici, procesul poate merge în două direcții - de la napolitană la napolitană sau de la matriță la napolitană. În wafer-to-wafer, ați procesat deja prima napolitană (A). Apoi, o a doua plachetă (B) cu matrițe suferă același proces (damaschin, CMP, metrologie).

Apoi, cele două plachete (A, B) sunt legate prin legare hibridă. Chipsurile sunt tăiate cubulețe pe napolitană și testate. Dispozitivele stivuite rezultate seamănă cu structuri asemănătoare 3D.

Între timp, în matrița la napolitană, un producător de așchii ia prima napolitană și activa matrițele. Apoi, chipsurile de pe napolitana (A) sunt tăiate cubulețe și testate.

Apoi, o a doua napolitană (B) suferă un proces de damaschin, urmat de CMP și o etapă de metrologie. Napolitana nu este tăiată cubulețe și rămâne intactă. Folosind un liant, matrițele din placa prelucrată (A) sunt stivuite și lipite pe placa de bază (B).

Chipsurile sunt apoi tăiate cubulețe pe napolitana stivuită și testate. Aceasta, la rândul său, creează dispozitive asemănătoare 3D.

Atât pentru napolitană la napolitană, cât și pentru matriță la napolitană, vânzătorii pot folosi același sistem de lipire a napolitanelor. Mai mulți furnizori vând aceste sisteme pentru lipirea hibridă cu precizie de plasare la nivel de nanometri.

În timpul funcționării, matrițele sunt plasate pe o unitate de masă în interiorul lipirii napolitanelor. Napolitana prelucrată este plasată pe o masă separată pentru napolitane în liant. Matricele de pe masă sunt preluate, aliniate și plasate pe napolitana prelucrată.

În acest moment, plăcuțele de legătură ale celor două structuri sunt legate printr-un proces în două etape - este o legătură dielectric-dielectric, urmată de o conexiune metal-metal. „Legătura hibridă directă se referă la legarea moleculară a două suprafețe compuse din interconexiuni de cupru într-o matrice de SiO2”, a explicat Emilie Bourjot, manager de proiect de integrare 3D la Leti. „Când aceste două suprafețe sunt în contact intim la temperatura camerei, legăturile Van der Waals creează aderență. Aceste legături sunt apoi transformate în legături covalente și metalice după un buget termic.”

Procesul de legătură este provocator. „Primul element de luat în considerare este precizia plasării și debitul. Trebuie să susținem pitch extrem de fin. Trebuie să fim capabili să plasăm matrițele cu mare precizie”, a spus Elsherbini de la Intel. „Acest lucru se realizează prin optimizarea designului pentru a ne asigura că punctele de referință de aliniere au vizibilitate și contrast foarte bune, fără a consuma în același timp prea mult din zona activă a matriței.”

Liantul poate îndeplini aceste sarcini, dar provocarea este de a preveni particulele nedorite și defecte de suprafață în flux. O particulă mică poate provoca goluri în plăcuțele de legătură. Dacă chiar și o particulă de 100 nm invadează plăcile de legătură, poate duce la sute de conexiuni eșuate.

Concluzie
Legătura hibridă este un proces complex, dar favorabil. Permite o nouă clasă de jetoane și pachete.

AMD este primul care utilizează această abordare, dar în curând vor urma și altele. Cursa tocmai a început.

Povestiri asemanatoare
Scalare Bump Pitches în ambalaj avansat
Densitatea mai mare a interconexiunilor va permite o mișcare mai rapidă a datelor, dar există mai multe modalități de a realiza acest lucru.

Împreună Chiplets
Schimbări care ar putea împinge această abordare de ambalare în mainstream și provocările viitoare.

Next Wave al Advanced Packaging
O listă lungă de opțiuni propulsează pachetele cu mai multe cipuri în prim-planul designului, creând în același timp un număr amețitor de opțiuni și compromisuri

Provocări viitoare pentru ambalarea avansată
OSAT-urile se confruntă cu o serie de probleme, inclusiv deformare, nepotrivire termică, integrare eterogene și linii și spații mai subțiri.

O privire amplă în interiorul ambalajelor avansate
CTO al JCET vorbește despre încetinirea Legii lui Moore și despre interesul tot mai mare pentru noi abordări de ambalare și chipleturi.

Următorii pași pentru ambalarea la nivel de panou
Unde funcționează și ce provocări rămân pentru o adoptare și mai largă.

Sursa: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/