Highlights Of The TSMC Technology Symposium 2021 – Packaging

Republicado por Platão

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O recente Simpósio de Tecnologia TSMC forneceu vários anúncios relativos às suas ofertas de embalagens avançadas.

Geral

3DFbrico^TM

No ano passado, a TSMC fundiu suas ofertas de pacotes 2.5D e 3D em uma marca única e abrangente – 3DFbrico.

Tecido 3D

Tecnologia de pacote 2.5D – CoWoS

As opções de embalagem 2.5D são divididas nas famílias CoWoS e InFO.

O “tradicional” chip-on-wafer-on-substrato com interpositor de silício para conectividade de camada de redistribuição de matriz para matriz (RDL) está comemorando seu 10º ano de fabricação em alto volume.

A opção CoWoS-R substitui o (caro) interposer de silício que abrange toda a área de colocação da matriz 2.5D por um interposer de substrato orgânico. A desvantagem para o CoWoS-R é o tom de linha menos agressivo para as interconexões RDL – por exemplo, tom de 4um no orgânico, comparado ao tom sub-um para CoWoS-S.

Entre as opções de interposer de silício –S e orgânico –R, a família TSMC CoWoS inclui uma adição mais recente, com uma ponte de silício “local” para interconexão (alcance ultracurto) entre bordas adjacentes da matriz. Essas lascas de silício são incorporadas em um substrato orgânico, fornecendo conexões USR de alta densidade (com passo L/S estreito) e recursos de interconexão e distribuição de energia de fios e planos (grossos) em um substrato orgânico.

Observe que o CoWoS é designado como um fluxo de montagem “chip last”, com a matriz anexada ao interposer fabricado.

Tecnologia de pacote 2.5D – InFO

O InFO utiliza matrizes (únicas ou múltiplas) em um suporte que são posteriormente incorporadas em um wafer reconstituído de composto de moldagem. A interconexão RDL e as camadas dielétricas são posteriormente fabricadas no wafer, um fluxo de processo “chip first”. O InFO de matriz única oferece uma opção de alta contagem de colisões, com os fios RDL estendendo-se para fora da área da matriz – ou seja, uma topologia “fan-out”. Conforme ilustrado abaixo, as opções da tecnologia InFO de múltiplas matrizes incluem:

- InFO-PoP: “pacote em pacote”
- InFO-oS: “Montagem InFO no substrato”

Opções de informações

Tecnologia de embalagem 3D – SoIC

Os pacotes 3D estão associados à plataforma SoIC, que utiliza matrizes empilhadas com ligação direta de almofadas, nas orientações face a face ou face-to-back – denominada SoIC chip-on-wafer. Através de vias de silício (TSVs) fornecem conectividade através de uma matriz na pilha 3D.

O roteiro de desenvolvimento do SoIC é ilustrado abaixo – por exemplo, as configurações de matriz N7 sobre N7 serão qualificadas no 4T21.

Embalagem SoIC tsmc

Anúncios de novas tecnologias de embalagem

Houve vários anúncios importantes no Simpósio deste ano.

tamanho máximo do pacote e melhorias RDL

A demanda por um número maior de matrizes 2.5D integradas em um único pacote impulsiona a necessidade de fabricação de RDL em uma área maior, seja em um interposer ou no wafer reconstituído. A TSMC continuou a estender a “costura” das interconexões além do tamanho máximo do retículo de exposição única. Da mesma forma, há necessidade de camadas RDL adicionais (com passo de fio agressivo).

O roteiro para pacotes maiores e camadas RDL inclui:

- CoWoS-S: retículo 3X (qualificado por YE'2021)
- CoWoS-R: retículo 45X (3X em 2022), 4 camadas RDL no substrato orgânico (W/S: 2um/2um), em qualificação de confiabilidade usando um SoC + 2 pilhas de matrizes HBM2
- CoWoS-L: veículo de teste em avaliação de confiabilidade com tamanho de retículo 1.5X, com 4 pontes de interconexão local entre 1 SoC e 4 pilhas de matrizes HBM2
- InFO_oS: retículo 5X (51mm x 42mm, em um pacote de 110mm x 110mm), 5 camadas RDL (W/S: 2um/2um), atualmente em avaliação de confiabilidade

A figura abaixo ilustra uma configuração potencial de InFO_oS, com matriz lógica cercada por chips SerDes de E/S, em suporte a um switch de rede de alta velocidade/alta raiz.

Embalagem Info OS tsmc

- InFO_B (parte inferior)

A configuração InFO_PoP mostrada acima representa um conjunto InFO com um módulo DRAM conectado na parte superior, com vias entre as camadas de interconexão DRAM e RDL.

A TSMC está alterando esta oferta InFO_PoP, para permitir que a montagem do pacote (LPDDR DRAM) seja concluída em um fabricante contratado externo/OSAT, uma opção indicada como InFO_B, conforme mostrado abaixo.

Informação B

Da mesma forma, a TSMC estendeu a “Plataforma de Inovação Aberta” para incluir parceiros 3DFabric qualificados para a montagem final do InFO_B. (Atualmente, as empresas parceiras da 3DFabric são: Amkor Technology, ASE Group, Integrated Service Technology e SK Hynix.)

- “Arquitetura padrão” CoWoS-S (STAR)

Uma implementação de design predominante para CoWoS-S é a integração de um único SoC com múltiplas pilhas de matrizes de memória de alta largura de banda (HBM). A largura do barramento de dados entre a matriz lógica e as pilhas HBM2E (2ª geração) é muito grande – ou seja, 1024 bits.

Os desafios de roteamento e integridade de sinal para conectar as pilhas HBM ao SoC através do RDL são consideráveis. A TSMC está fornecendo às empresas de sistemas diversas configurações de projeto CoWoS-S padrão para agilizar o desenvolvimento de engenharia e cronogramas de análise elétrica. A figura abaixo ilustra algumas das diferentes opções de CoWoS-S, variando de 2 a 6 pilhas HBM2E.

ESTRELA

A TSMC prevê uma alta taxa de adoção dessas implementações de design padrão em 2021.

novos materiais TIM

Um filme fino de material de interface térmica (TIM) é comumente incorporado em um pacote avançado, para ajudar a reduzir a resistência térmica total da matriz ativa ao ambiente. (Para dispositivos de potência muito alta, normalmente são aplicadas duas camadas de material TIM – uma camada interna entre a matriz e a tampa da embalagem e outra entre a embalagem e o dissipador de calor.)

Correspondendo ao aumento da dissipação de energia de configurações de embalagens maiores, a equipe de P&D de embalagens avançadas da TSMC está buscando novas opções de materiais internos da TIM, conforme ilustrado abaixo.

Roteiro da TIM

Expansão da capacidade de fabricação de embalagens avançadas (AP)

Antecipando o aumento da adoção do complemento completo de embalagens 3DFabric, a TSMC está investindo significativamente na expansão da capacidade de fabricação de embalagens avançadas (AP), conforme ilustrado abaixo.

Embalagem de mapa AP tsmc