A verificação formal está sendo implantada com mais frequência e em mais locais em projetos de chips à medida que o número de interações possíveis aumenta e à medida que esses chips são usados em aplicações mais críticas.
No passado, grande parte verificação formal estava focado em saber se um chip funcionaria corretamente. Mas à medida que os designs se tornam mais complexos e heterogéneos, e à medida que os casos de utilização mudam, a verificação formal está a ser utilizada em tudo, desde a avaliação do impacto do particionamento até ao rastreio da origem da corrupção silenciosa de dados. Ele está até sendo usado para identificar possíveis vetores de ataques cibernéticos e para rastrear como a energia é fornecida e usada dentro de um dispositivo.
“O design de baixo consumo de energia já existe há muito tempo, mas foi uma abordagem adotada principalmente para chips móveis”, de acordo com Sean Safarpour, diretor do grupo de P&D em Synopsys ' Grupo EDA. “Agora é generalizado. Da mesma forma, estamos vendo mais IA/ML sendo usados em aceleradores, e a quantidade de trabalho que você pode realizar por potência é um fator importante. Portanto, agora para todos, independentemente do que estejam fazendo, o design de baixo consumo de energia é uma grande preocupação. O que isto tem a ver com a verificação formal é que existem maneiras específicas de usar a verificação formal para resolver alguns desses problemas.”
Isso não se trata mais apenas de gating relógio otimização, que envolve reexecutar regressões de simulação para garantir que tudo esteja correto. Hoje, a energia precisa ser considerada no contexto de outros componentes de um sistema e, às vezes, entre sistemas. Sem formalidade, isso levaria muito mais tempo, se é que poderia ser feito. Também precisa de ser examinado no contexto de diferentes casos de utilização e cargas de trabalho, onde a energia precisa de ser rastreada desde a entrega até à utilização.
“Se você estiver fazendo clock gating, podemos fazer a análise com e sem clock gating e dizer definitivamente se a funcionalidade é a mesma ou se você pode ter um bug e algo quebrou ao longo do caminho”, disse Safarpour. “Com base nas solicitações dos usuários, agora também é possível levar em consideração a intenção de energia por meio de um arquivo UPF. Há cinco ou seis anos, não recebíamos tais pedidos. Agora eles são tão proeminentes que as pessoas dizem: 'Eu faço verificação de propriedades. Eu tenho minhas afirmações. Mas agora quero verificar essas afirmações na presença da minha UPF. Eu faço verificação de conectividade no nível do SoC, que é outro aplicativo específico. Mas isso está incompleto, a menos que você leve em consideração todo o UPF do projeto. O Formal é capaz de entrar nessas áreas muito específicas para que os usuários possam dizer: 'Espere um segundo, não precisamos refazer todo o nosso conjunto de regressões. Podemos pegar nestes problemas específicos e resolvê-los exaustivamente.' Esse é o verdadeiro valor do formal. É de natureza exaustiva, então quando você analisa todo o seu plano de teste e analisa alguns desses aspectos, seja baixo consumo de energia ou segurança, podemos abordar todos eles. Você terá itens de linha específicos para eles em seu plano de teste. Alguns deles você pode resolver exaustivamente com verificação formal, o que é uma das razões pelas quais sua proeminência está crescendo hoje em dia, à medida que o espaço do problema aumenta.”
Simplificando, as lacunas de cobertura que eram aceitáveis no passado, quando havia menos recursos e os ciclos de vida eram mais curtos, são inaceitáveis em muitas aplicações hoje.
“Todo mundo está sempre falando sobre a complexidade cada vez maior, e muitas pessoas usarão isso, com razão, como uma razão para fazer as coisas de maneira diferente”, disse Chris Giles, chefe de gerenciamento de produtos para soluções estáticas e formais da Siemens EDA. “Quando olhamos para o sucesso do mercado e para o processo de desenvolvimento geral, o que vemos é que, apesar de um aumento de várias décadas no investimento em verificação, este não está a acompanhar o aumento da complexidade. Portanto, embora todos reconheçamos que há um aumento constante na complexidade, a forma como respondemos a isso como indústria não é tão eficaz quanto deveria ser. A mudança observada nos últimos anos está no que o mundo exige do silício, e é aqui que a verificação formal está se tornando um requisito absoluto. O que o mundo exige hoje do silício é uma abordagem de verificação diferente. O que exigimos não tem mais a ver com complexidade. É uma questão de segurança. É uma questão de segurança. É uma questão de confiança. É uma questão de segurança. E todas essas coisas são muito difíceis de provar com uma metodologia de simulação linear.”
Isto, por sua vez, criou uma explosão na procura de verificação formal. “É aqui que o formal se destaca”, disse Giles. “Devido à sua natureza exaustiva, a verificação formal pode provar conclusivamente que um projeto é seguro, protegido ou confiável. Há muito trabalho sendo feito na indústria para certificar essas propriedades, então ter um fluxo que gere essa certificação é fundamental. É aqui que o formal é absolutamente essencial. Se você olhar para a indústria de PI, verá que as empresas de PI não sabem necessariamente em que produto final sua PI estará, então elas precisam estar planejando esses tipos de questões. Como posso saber se este é um design seguro? Como posso saber se este é um design confiável? Como posso saber se é seguro colocar vidas humanas sob seu controle? Essas são coisas com as quais até as equipes de IP precisam se preocupar hoje.”
Pete Hardee, diretor de gerenciamento de produtos do Grupo de Sistemas e Verificação da Cadência, disse que viu um crescimento fenomenal no uso de verificação formal na última década. “Sem dúvida, 'cruzou o abismo' e se tornou amplamente utilizado. É uma ferramenta indispensável no arsenal de verificação para a grande maioria das principais empresas de semicondutores.”
A complexidade crescente, tanto para SoCs de nós avançados quanto para montagem heterogênea em um pacote, requer mais verificação. “A necessidade de verificação tende a se expandir exponencialmente com a complexidade do projeto”, disse Hardee. “Os principais efeitos foram duplos. Primeiro, com a verificação hierárquica baseada em IP, a divisão para conquistar tem sido um fator importante no sucesso da verificação – verifique minuciosamente o bloco ou subsistema IP e, em seguida, verifique a integração correta e nada será quebrado no nível seguinte. Para a verificação baseada em IP, a verificação formal foi ampliada para obter aprovação formal para muitos, mas não todos, tipos de IP. O espaço de estados ainda pode ser um problema, apesar dos grandes avanços na escalabilidade formal. Por exemplo, protocolos seriais complexos continuam a ser um desafio para a verificação formal – a profundidade sequencial é muitas vezes demasiado elevada. Algumas técnicas formais podem ser dimensionadas para o nível do chip, mas apenas de algumas maneiras limitadas – a aprovação formal completa para grandes SoCs digitais permanece muito desafiadora.”
Projetos baseados em processadores sempre foram desafiadores, mas são particularmente difíceis de verificar quando utilizam arquiteturas específicas de domínio. “Há um enorme aumento em designs massivamente programáveis – arquiteturas multiprocessadores que usam muitos arranjos homogêneos ou heterogêneos de núcleos de processador, dependendo da aplicação vertical”, observou ele. “Para processadores de aplicativos, a batalha Arm versus x86 ISA foi agora aberta pelo RISC-V. As GPUs já existem há muito tempo, mas muitos outros tipos de coprocessadores e aceleradores matemáticos são comuns, especialmente agora impulsionados pela revolução de IA/ML. Todos estão projetando sua própria variante de aplicativos e núcleos matemáticos otimizados para sua potência, desempenho e necessidades de área.” Cadence se refere a esse fenômeno como arquiteturas específicas de domínio (DSA).
As preocupações com a confiabilidade também estão se espalhando até mesmo para dispositivos não críticos. “Todo projeto pode ter uma solução de verificação formal, incluindo projetos dominados pela aritmética”, disse Ashish Darbari, CEO da Axiomizar. “O design dominado pela aritmética está se beneficiando de soluções avançadas dos maiores fornecedores de ferramentas de verificação formal, todos com soluções voltadas para a verificação aritmética, especialmente no lado do ponto flutuante. No grande esquema das coisas, este não é necessariamente um grande volume de trabalho, mas é significativo e importante o suficiente para não olharmos para o outro lado.”
Isso abriu a porta para que o formal fosse usado muito mais cedo no fluxo, onde pode ser usado para evitar atrasos relacionados ao projeto e em uma faixa mais ampla da comunidade de engenharia. Mas também criou uma escassez de talentos, porque nem todos são versados em escrever asserções em uma variedade de aplicações diferentes.
“Todos com um nome razoável no negócio de silício, seja uma GPU, uma empresa de processadores ou uma empresa de tecidos, estão usando formalmente”, disse Darbari. “Todos os gigantes que estão construindo hardware estão usando formal. E alguns deles querem muito que seja feito formalmente, mas simplesmente não têm talento suficiente.”
As taxas de adoção também variam. “Alguns estão muito familiarizados e confortáveis com a verificação formal, compreendem o que ela pode fazer e desafiam-na”, observou Giles, da Siemens. “Outros ficam um pouco mais hesitantes, porque às vezes pode parecer um projeto de ciências ou é necessário um esforço educacional. Quando alguém que não está familiarizado com o formal ouve pela primeira vez que a verificação formal é recomendada, seu primeiro pensamento é: 'Agora preciso ter um PhD em minha equipe. Precisamos dar andamento ao nosso projeto. Como vou fazer isso? E isso leva a vários graus de adoção.”
Em algumas empresas, a formalidade tornou-se apenas uma das muitas competências exigidas. Esta é uma mudança significativa. Nos primeiros dias da verificação formal, presumia-se que um pequeno grupo de engenheiros ganharia proficiência no uso das ferramentas.
“Percebemos que designers, engenheiros de verificação e engenheiros de todas as esferas da vida podem fazer uso da tecnologia”, disse Safarpour da Synopsys. “E cabe aos desenvolvedores da ferramenta EDA torná-la mais intuitiva para o usuário. Temos personas diferentes, chapéus diferentes. Agora, se você é designer, pode precisar de uma interface um pouco diferente. Você está abordando isso de um ângulo diferente do da sua faixa preta formal, e os sinos e assobios que você procura são bem diferentes. Como desenvolvedores de ferramentas, também aprendemos com nossos usuários que podem aproveitar ao máximo as ferramentas. Nesse aspecto, também, a fasquia foi baixada. Hoje, quando recebo dúvidas ou converso com clientes, há tantos não especialistas fazendo solicitações de melhorias ou nos dando feedback sobre a ferramenta quanto os especialistas formais tradicionais.”
Emulação vs. formal vs. simulação
Outros pilares de um fluxo de verificação incluem simulação e emulação. Mas para certos projetos, todas as ferramentas de verificação podem não ser necessárias.
“Há algumas coisas que são adequadas para verificação formal que não são tão adequadas para simulação e vice-versa”, disse Giles, da Siemens. “Um bom exemplo disso é a verificação de conectividade. Passar pelo processo de simular que todas as interconexões, pouco a pouco, estão corretas é um processo serial bastante longo. Se você puder fazer isso exaustivamente em uma única execução, poderá pegar esses ciclos de simulação e usá-los para o que a simulação faz melhor. Portanto, é um jogo de produtividade. Outra coisa que fica clara à medida que a indústria passa de um modelo de globalização para um modelo de regionalização ou nacionalização - e temos que replicar o ecossistema de design, desenvolvimento e produção de silício, várias vezes em todo o mundo - é que há escassez de mão de obra previsto em praticamente todos os lugares do mundo. E isso não tem nada a ver com a complexidade do design. Tem a ver com as realidades geopolíticas e macroeconómicas do mundo. Isto está criando oportunidades em todos os lugares. E a realidade é que, para ter sucesso nesse ambiente, precisamos de mais produtividade do nosso pessoal. Usar verificação formal ou eficiente, liberando ciclos de simulação para fazer o que a simulação faz melhor, é uma parte crítica do desenvolvimento agora e no futuro. Portanto, essas duas coisas - a parte da produtividade, bem como a resposta às demandas do que o mundo está colocando no silício hoje, e em termos de segurança e garantia, confiança e proteção - são razões pelas quais considero a verificação formal absolutamente necessária para qualquer desenvolvimento."
Em alguns casos, é necessário mais de um tipo de ferramenta. Darbari aponta para uma sobreposição baseada nos requisitos de cobertura, bem como nas capacidades de diferentes ferramentas de diferentes fornecedores. “Ainda há variação”, disse ele. “Debug é o mais interessante. A depuração é onde posso chegar à causa raiz da falha no menor tempo possível e também é uma área onde gastamos muito tempo para descobrir a causa raiz das coisas.”
Há também uma interação entre verificação formal e simulação para reduzir os ciclos de simulação, sendo a verificação formal mais onerosa para a equipe de engenharia.
“Nunca é possível fazer simulações suficientes, então a demanda é ilimitada”, disse Safarpour. “Todo mundo quer fazer simulação, mas não tem computação suficiente para isso. No entanto, as tecnologias de simulação e verificação formal são de natureza bastante complementar, e vemos isso em diversas áreas. Na cobertura, com simulação, você pode facilmente chegar a 80%, 85%, talvez 90% de cobertura, e aí o que acontece é que você chega rapidamente a um platô na curva. Depois, há aqueles outros 5%. Dependendo de quais são os critérios para fazer a aprovação, há outros 5% ou mais, e há tanta randomização que você pode fazer que ainda não conseguimos atingi-los. Esses 5% são o ponto ideal para o formal, porque as chances são de que 5% sejam coisas difíceis de acertar, como casos esquivos, nos quais o formal é bom, ou sejam código morto, o que significa que não importa o quanto simulação que você faz, você não consegue acertar. Isso deixa você com um ponto de interrogação, e então algum engenheiro teria que intervir para revisar o código e dizer: 'Acho que isso não é alcançável'. Então, é uma intervenção manual. A maneira como fazemos isso é que nossas ferramentas formais e de simulação funcionam no mesmo banco de dados e se ajudam mutuamente.”
O mesmo cenário se aplica às aplicações de segurança funcional. “Você pode cobrir o máximo que puder em termos de segurança funcional e tolerância a falhas e, em seguida, etapas formais. É a mesma história com segurança, e essa abordagem continua se repetindo em domínios diferentes. Faça as coisas mais fáceis com a simulação, chegue a esse patamar e faça a última milha formalmente”, explicou Safarpour.
As arquiteturas específicas de domínio acrescentam seus próprios problemas exclusivos. “Em contraste com os ASICs não programáveis, os DSAs são diferentes porque não é possível prever as inúmeras maneiras pelas quais um programador usará o processador”, disse Hardee, da Cadence. “Todas as eventualidades devem ser cobertas, inclusive as completamente imprevistas. Formal é o único caminho. Os líderes em tecnologia de processadores como Arm e Intel sabem disso e há muito investem em verificação formal. Cada empresa que faz sua própria implementação do RISC-V deve fazer o mesmo. E o crescimento em coprocessadores matemáticos e mecanismos de IA/ML está impulsionando novas técnicas formais, como C/C++, para verificação de equivalência sequencial RTL.”
Limites do formal
Contudo, como todas as ferramentas EDA, a formal tem algumas limitações. “O Formal tem a reputação de ser algo que funciona melhor em um módulo ou bloco do que em um SoC completo”, observou Giles, da Siemens. “Formal tem desafios quando se trata de problemas longos e sequenciais. Um bom exemplo disso seria que é um desafio usar formal para verificar funções de multiplicação ou divisão em uma unidade de ponto flutuante. O melhor curso de ação é deixar o formal fazer o que o formal faz de melhor e deixar a simulação fazer o que a simulação faz de melhor. Se você usar um projeto de ponto flutuante, poderá verificar tudo, mas a funcionalidade de multiplicação e divisão é melhor executada com simulação, para que você seja muito mais eficiente no uso das funções de simulação e verifique o que precisa ser feito lá. Então você não precisa fazer uma unidade completa de ponto flutuante por meio de simulação.”
Tal como acontece com todas as ferramentas, é também uma área onde muito trabalho está em andamento para superar essas limitações, tanto através de abstrações como de novas pesquisas. “Por enquanto, isso alimenta a mensagem de que há algumas coisas que o formal faz bem e outras que a simulação faz bem”, disse Giles. “Eu nunca veria um cenário em que o formal eliminasse completamente a simulação. Assim como durante anos, sempre quis parar de fazer simulação em nível de portão, mas isso nunca deu certo. Veremos isso também com formal e simulação.”
Os métodos formais de verificação podem ser exaustivos e minuciosos, mas deveriam ser um requisito geral?
Mesmo antes da aquisição pela Cadence em 2014, Jasper foi pioneiro numa proliferação mais ampla através da introdução de aplicações formais – utilizando a verificação de modelos, muitas vezes com afirmações geradas automaticamente, para resolver problemas de verificação comuns de uma forma mais acessível, exigindo um nível muito mais baixo de conhecimentos formais. Hardee disse.
Além disso, “A conectividade é um ótimo exemplo e um dos mais fáceis de adotar – gere afirmações a partir de um mapa de conectividade em uma planilha ou IP-XACT forma. O mesmo pode ser feito com simulação, mas é tedioso. Este método formal é facilmente escalável para o nível do chip, uma vez que a maior parte da funcionalidade do bloco subjacente pode ser abstraída. Em alguns casos, esses aplicativos podem descarregar cargas de trabalho de simulação, e o valor está em encontrar bugs de casos extremos, uma vez que o estímulo de entrada aleatório gerado pela ferramenta é mais exaustivo do que os bancos de teste de simulação normalmente são. Embora esses aplicativos sejam úteis para que os engenheiros de verificação comecem a trabalhar formalmente, talvez atuando como um 'gateway', eles são a ponta do iceberg em termos de uso. Atualmente, estamos descobrindo que a maior parte do iceberg, incluindo a maior parte do uso de regressão de verificação formal, está na verificação dos projetos de DSA baseados em processador com verificação de propriedade formal e verificação de equivalência sequencial, tanto RTL para RTL quanto C/ C++ para RTL”, acrescentou. “Por mais que eu queira definir a verificação formal como um requisito geral, ainda existem exemplos em que ela é necessária e outros exemplos em que a simulação ainda faz um trabalho melhor. Mas estamos vendo os tipos de projetos onde a verificação formal é necessária crescerem em um ritmo muito mais rápido.”
Quanto à forma como tudo isto evolui, o ecossistema EDA parece estar prestes a identificar como a verificação formal pode ser utilizada para além das aplicações tradicionais.
“Há um conjunto de aplicativos que são bastante comuns para qualquer fornecedor que venda aplicativos formais agrupados para usos finais específicos”, concluiu Giles. “Os desafios e oportunidades, tanto do ponto de vista técnico quanto de negócios, incluem o uso de meios formais para realizar a verificação que não era possível antes, como a detecção de cavalos de Tróia em hardware. Especialmente neste mundo de hardware de código aberto, é muito bom poder provar que não há nada naquele design que não deveria estar naquele design. Normalmente, esse não é um problema de verificação resolvido por simulação, porque a simulação geralmente presume que você sabe o que está procurando e está apenas tentando garantir que isso aconteça. Com a detecção de cavalos de Tróia, agora você procura coisas que estão efetivamente fora do espaço de estado conhecido. Isso é algo que tem uma enorme promessa.”
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