Desafios de projeto de transmissores com fio de alta velocidade

Por Samad Parekh e Noman Hai

A necessidade de equipamentos de rede com maior largura de banda, bem como de conectividade na nuvem e nos data centers de hiperescala, está impulsionando a transição da tecnologia de switch de 25T (terabytes) para 50T e, em breve, para 100T. A indústria escolheu a Ethernet para impulsionar o mercado de switches, usando a tecnologia 112G SerDes atual e arquiteturas de próxima geração projetadas para operar a 224 Gb/s. Essas taxas de dados representam desafios extremos para todo o transceptor SerDes. Este artigo examinará alguns dos desafios colocados aos transmissores de alta velocidade, incluindo a escolha de arquiteturas multiplexadoras, o projeto de equalizadores, taxas de serialização de dados, seleção do driver de saída apropriado e garantia da integridade do sinal.

Desafios de serialização e multiplexação

Vamos começar com uma introdução à estrutura geral de um transmissor wireline. O transmissor (TX) recebe vários fluxos de dados paralelos de taxa mais baixa, serializa-os em um único fluxo de dados de taxa mais alta e os transmite pelo canal de forma que os dados sejam reconhecíveis na outra extremidade.

Figura 1: Diagrama de blocos de um TX.

Os dados entram primeiro em uma série de multiplexadores (MUX), onde cada estágio sucessivo reduz pela metade o número de entradas e dobra a taxa de dados na saída até que haja um fluxo de dados. Considere o caso de 112 Gb/s onde há 64 entradas rodando a 1.75 Gb/s que precisam ser serializadas. Enquanto a lógica CMOS pode ser usada como os primeiros estágios, os últimos estágios podem ser baseados em CML (lógica de modo atual) para acomodar as velocidades de comutação mais altas para satisfazer o compromisso entre potência e velocidade [1].

Uma arquitetura TX de taxa completa é mostrada abaixo.

Figura 2: Uma arquitetura TX de taxa completa.

O flip-flop final (FF) possui requisitos rigorosos de tempo e clock. No entanto, à medida que avançamos na cadeia, o relógio se divide e os requisitos de temporização também são relaxados. Na figura 2, os estágios de serialização são mostrados como MUX 2:1 de cinco travas e esta estrutura MUX específica pode continuar nos estágios de serialização. No entanto, outras arquiteturas MUX estão disponíveis, incluindo MUX de três travas, MUX de uma trava, MUX sem trava ou uma combinação desses circuitos.

Técnicas de equalização para transmissores de alta velocidade

Após a serialização dos dados, eles devem ser equalizados para compensar a perda dependente da frequência do canal de comunicação. Mais comumente, essa equalização é realizada usando um Equalizador Feed Forward (FFE) de tempo discreto. As arquiteturas FFE de tempo discreto têm o benefício de amplificação de baixo ruído, capacidade de cancelar pré-cursores e controlar com precisão os pesos dos taps e eficiência em termos de realização de circuitos no chip. A Figura 3 abaixo mostra uma forma de onda plotada no Ambiente de Design PrimeWave de como um FFE pode equalizar um olho fechado.

Fig. 3: Um exemplo de FFE mostrando um olho aberto após a equalização de FFE simulada em PrimeSim.

Ao longo do tempo, a indústria mudou para arquiteturas mais flexíveis, baseadas em DSP-DAC, onde a modulação e a equalização FFE são feitas no domínio digital, conforme mostrado na figura 4.

4: Arquitetura TX analógica vs. baseada em DSP.

A resolução TX DAC é ditada pela resolução FFE que é especificada para diferentes protocolos. Para aplicações Ethernet, a resolução DAC é de cerca de 7 bits e pode ser implementada como fatias binárias ou codificadas por termômetro, ou uma combinação de ambos. A decisão do projeto é a compensação entre linearidade, capacitância de saída, área e consumo de energia.

Opções de taxa de serialização de dados: meia taxa, um quarto de taxa e taxa octal

A escolha da taxa final de serialização de dados é uma decisão de projeto muito importante, pois uma taxa mais alta relaxa o requisito de velocidade de clock e reduz o consumo de energia às custas de um maior número de fases de clock e maior capacitância de saída do multiplexador. A figura 5 mostra uma arquitetura TX de meia taxa, que remove o flip-flop final e utiliza ambas as fases do clock dividido.

Figura 5: Uma arquitetura TX de meia taxa.

No entanto, o ciclo de trabalho destas duas fases afeta a qualidade do olho de saída final. Este conceito de arquitetura de meia taxa pode ser estendido para MUX de taxa trimestral ou octal. A compensação de escolha de design é mostrada na figura 6. Com base em pesquisas recentes, os transmissores de 100 Gb/s utilizam arquitetura de um quarto de taxa devido a requisitos relaxados em relógios.

Figura 6: Taxa de dados versus frequência de clock.

Comparando opções de driver de saída para multiplexadores: lógica de modo atual versus terminação em série de fonte

A saída final do MUX deve ser conduzida através do canal com oscilação suficiente para compensar as perdas do canal, ao mesmo tempo que mantém o consumo de energia sob controle. Existem basicamente duas opções para o driver de saída: Current Mode Logic (CML) e Voltage Mode Logic (VML), também chamados de Source-Series Terminated (SST), que são mostrados na figura 7. Os prós e contras dos drivers são resumidos na tabela 1.

Figura 7: Drivers baseados em CML e SST.

Tabela 1: Comparando drivers baseados em CML e SST.

Otimizando a integridade do sinal

A Pad Matching Network (PMN) é muito importante para a integridade do sinal do olho de saída. Embora bobinas T e bobinas pi simples tenham sido usadas em aplicações de menos de 50 GHz, para taxas de dados superiores a 100 Gb/sa 9^th A rede LC de ordem é geralmente empregada para isolar o driver, ESD e a capacitância do bloco de saída, conforme mostrado na figura 8. Este arranjo teoricamente estende a largura de banda de saída por um fator de 2.8x. O projeto precisa ser otimizado para largura de banda, perda de retorno e atraso de grupo, e muitas vezes requer extensa modelagem eletromagnética 3D e simulação de matriz e embalagem, o que é permitido usando o Plataforma de design personalizado Synopsys.

Fig. 8: Rede de correspondência de pads.

IP Ethernet 224G e 112G da Synopsys

Como principal fornecedor do setor de IP SerDes de alta velocidade, a Synopsys oferece um portfólio abrangente com potência, desempenho e área líderes, permitindo que os designers atendam aos requisitos de conectividade eficiente de SoCs de computação de alto desempenho. As equipes de design da Synopsys desenvolveram vários métodos novos para resolver os desafios de design impostos pelos SoCs de computação de alto desempenho 800G/1.6T com IP físico Ethernet 224G e IP físico Ethernet 112G. Junte-se a nós no ISACS 2023, onde apresentaremos meio dia tutorial para uma discussão mais aprofundada sobre este tema.

Noman Hai é gerente da equipe de design analógico do Grupo de Soluções IP da Synopsys.

Referência

[1] B. Razavi, “Quebrando as compensações velocidade-potência em circuitos de banda larga: revisando técnicas de design para transceptores de até 56 GHz”, na IEEE Nanotechnology Magazine, vol. 16, não. 3, pp. 6-15, junho de 2022, doi: 10.1109/MNANO.2022.3160770.

• Conteúdo com tecnologia de SEO e distribuição de relações públicas. Seja amplificado hoje.
• PlatoAiStream. Inteligência de Dados Web3. Conhecimento Amplificado. Acesse aqui.
• Cunhando o Futuro com Adryenn Ashley. Acesse aqui.
• Fonte: https://semiengineering.com/design-challenges-of-high-speed-wireline-transmitters/