Projekt serwera z wydajnym interfejsem CXL (Georgia Tech)

Projekt serwera z wydajnym interfejsem CXL (Georgia Tech)

Węzeł źródłowy: 2642551

Naukowcy z Georgia Tech napisali nowy artykuł techniczny zatytułowany „A Case for CXL-Centric Server Processors”.

Abstrakcyjny:
„System pamięci jest głównym wyznacznikiem wydajności procesorów serwerowych. Stale rosnąca liczba rdzeni i zestawów danych wymaga większej przepustowości i pojemności, a także mniejszych opóźnień od systemu pamięci. Aby nadążyć za rosnącymi wymaganiami, DDR — dominujący interfejs procesora do pamięci w ciągu ostatnich dwóch dekad — oferował coraz większą przepustowość z każdą generacją. Ponieważ jednak każdy równoległy interfejs DDR wymaga dużej liczby styków na chipie, przepustowość pamięci procesora jest ostatecznie ograniczona przez liczbę styków, która jest zasobem deficytowym. Przy ograniczonej przepustowości wiele żądań pamięci zwykle rywalizuje o każdy kanał pamięci, co powoduje znaczne opóźnienia kolejkowania, które często przesłaniają czas obsługi pamięci DRAM i obniżają wydajność.

Przedstawiamy CoaXiaL, projekt serwera, który pokonuje ograniczenia przepustowości pamięci, zastępując wszystkie interfejsy DDR procesora bardziej wydajnym interfejsem CXL. Powszechne przyjęcie i przemysłowy rozmach CXL umożliwia takie przejście, oferując 4-krotnie większą przepustowość na pin w porównaniu z DDR przy niewielkim obciążeniu opóźnienia. Pokazujemy, że w przypadku szerokiego zakresu obciążeń premia za opóźnienie CXL jest więcej niż równoważona wyższą przepustowością. Ponieważ CoaXiaL rozdziela żądania pamięci na większą liczbę kanałów, radykalnie zmniejsza opóźnienia kolejkowania, a tym samym zarówno średnią wartość, jak i zmienność opóźnienia dostępu do pamięci. Nasza ocena przy różnych obciążeniach pokazuje, że CoaXiaL poprawia wydajność wielordzeniowych serwerów zorientowanych na przepustowość średnio o 1.52x i nawet o 3x.”

Znajdź artykuł techniczny tutaj, Może 2023.

Autorzy: Albert Cho, Anish Saxena, Moinuddin Qureshi, Alexandros Daglis. arXiv:2305.05033v1.
https://doi.org/10.48550/arXiv.2305.05033

Znak czasu:

Więcej z Inżynieria semi