Analiza sieci zasilania w projektowaniu pamięci DRAM

Moja kariera projektanta układów scalonych rozpoczęła się od projektowania DRAM w 1978 roku, więc obserwowałem rozwój w tej dziedzinie projektowania pamięci, aby odnotowywać wyzwania projektowe, aktualizacje procesów i innowacje po drodze. Synopsys gościł m.in sympozjum technologii pamięci w listopadzie 2022 r. i miałem okazję obejrzeć prezentację inżynierów SK hynix, Tae-Jun Lee i Bong-Gil Kanga. Układy DRAM osiągnęły wysoką pojemność i szybkość transmisji danych wynoszącą 9.6 gigabitów na sekundę, podobnie jak ostatnio LPDDDR5T wiadomość 25 stycznia . Szybkość transmisji danych może być ograniczona przez integralność sieci Power Delivery Network (PDN), jednak analiza pełnoukładowej pamięci DRAM z PDN zbytnio spowolni czas symulacji.

Szczytowa przepustowość pamięci przypadająca na kanały x64 wykazuje stały wzrost w kilku generacjach:

• DDR1, 3.2 GB/s przy zasilaniu 2.5 V
• DDR2, 6.4 GB/s przy zasilaniu 1.8 V
• DDR3, 12.8 GB/s przy zasilaniu 1.5 V
• DDR4, 25.6 GB/s przy zasilaniu 1.2 V
• DDR5, 51.2 GB/s przy zasilaniu 1.1 V

Dużym wyzwaniem w osiągnięciu tych agresywnych celów czasowych jest kontrolowanie pasożytniczych problemów z spadkiem IR spowodowanym podczas układania układów scalonych macierzy DRAM, a poniżej pokazano wykres spadku IR, gdzie kolor czerwony jest obszarem największego spadku napięcia, co z kolei spowalnia działanie pamięci.

Wyodrębnione elementy pasożytnicze dla układu scalonego są zapisywane w formacie pliku SPF, a dodanie tych elementów pasożytniczych dla PDN do listy sieci SPICE powoduje spowolnienie symulatora obwodu o współczynnik 64X, podczas gdy liczba pasożytniczych elementów RC dodanych przez PDN wynosi 3.7 razy więcej niż tylko pasożytnicze sygnały.

W SK hynix opracowano pragmatyczne podejście do skrócenia czasu wykonywania symulacji podczas korzystania z PrimeSim™ Pro symulator obwodu na listach sieci SPF, w tym PDN, za pomocą trzech technik:

1. Podział listy sieci pomiędzy mocą i innymi sygnałami
2. Redukcja elementów żelbetowych w PDN
3. Kontrolowanie tolerancji zdarzeń symulacji

PrimeSim Pro wykorzystuje partycjonowanie do podziału listy sieci w oparciu o łączność, a domyślnie PDN i inne sygnały łączą się, tworząc bardzo duże partycje, co z kolei zbytnio spowalnia czas symulacji. Oto jak wyglądała największa partycja z domyślnymi ustawieniami symulatora:

Opcja w PrimeSim Pro (primesim_pwrblock) został użyty do zmniejszenia rozmiaru największej partycji, oddzielając PDN od innych sygnałów.

Wyodrębniony PDN w formacie SPF zawierał zbyt wiele elementów RC, co spowalniało czas wykonywania symulacji obwodów, więc opcja o nazwie primesim_postl_rcred został wykorzystany do zmniejszenia sieci RC, przy jednoczesnym zachowaniu dokładności. Opcja redukcji RC była w stanie zmniejszyć liczbę elementów RC nawet o 73.9%.

Symulatory obwodów, takie jak PrimSim Pro, wykorzystują matematykę macierzową do obliczania prądów i napięć w partycjach listy sieci, więc czas pracy jest bezpośrednio powiązany z rozmiarem macierzy i częstotliwością zmiany napięcia wymagającą ponownego obliczenia. Opcja symulatora primesim_evtgrid_for_pdn został użyty i zmniejsza liczbę przypadków, w których należy rozwiązać macierz, gdy występują niewielkie zmiany napięcia w PDN. Poniższy wykres, pokazany na fioletowo, ma znak X w każdym punkcie czasowym, w którym domyślnie wymagane było rozwiązywanie macierzy w PDN, a następnie pokazane są na biało trójkąty w każdym punkcie czasowym, w którym rozwiązywanie macierzy jest używane z opcją symulatora. Białe trójkąty pojawiają się znacznie rzadziej niż fioletowe X, co umożliwia szybsze symulacje.

Ostatnią opcją symulatora FineSim Pro używaną do skrócenia czasu pracy było primesim_pdn_event_control=a:b i działa poprzez zastosowanie idealnego źródła zasilania dla a:b, co skutkuje mniejszą liczbą obliczeń macierzy dla PDN.

Ulepszenia środowiska uruchomieniowego symulacji dzięki wykorzystaniu wszystkich połączonych opcji FineSim Pro dały 5.2-krotne przyspieszenie.

Podsumowanie

Inżynierowie z SK hynix używają symulatorów obwodów FineSim i PrimeSim do analizy swoich projektów układów pamięci. Korzystanie z czterech opcji w PrimeSim Pro zapewniło wystarczającą poprawę prędkości, aby umożliwić analizę PDN w pełnym układzie z uwzględnieniem pasożytów SPF. Oczekuję, że Synopsys będzie nadal wprowadzać innowacje i ulepszać swoją rodzinę symulatorów obwodów, aby sprostać rosnącym wyzwaniom związanym z układami pamięci i innymi stylami projektowania układów scalonych.

Powiązane blogi

Udostępnij ten post przez:

• Dystrybucja treści i PR oparta na SEO. Uzyskaj wzmocnienie już dziś.
• Platoblockchain. Web3 Inteligencja Metaverse. Wzmocniona wiedza. Dostęp tutaj.
• Źródło: https://semiwiki.com/eda/324168-power-delivery-network-analysis-in-dram-design/