Wyzwania projektowe dotyczące szybkich nadajników przewodowych

Wyzwania projektowe dotyczące szybkich nadajników przewodowych

Znacznik czasu: 27 kwietnia 2023 3:08
Węzeł źródłowy: 2613231

Autorzy Samad Parekh i Noman Hai

Zapotrzebowanie na sprzęt sieciowy o większej przepustowości, a także łączność w chmurze i hiperskalowych centrach danych napędza przejście technologii przełączników z 25T (terabajtów) do 50T, a wkrótce do 100T. Branża wybrała Ethernet, aby napędzać rynek przełączników, wykorzystując dzisiejszą technologię 112G SerDes i architektury nowej generacji zaprojektowane do pracy z szybkością 224 Gb/s. Te szybkości transmisji danych stanowią ekstremalne wyzwanie dla całego transceivera SerDes. W tym artykule przeanalizujemy niektóre wyzwania stawiane przed szybkimi nadajnikami, w tym wybór architektury multipleksera, projekt korektorów, szybkości serializacji danych, wybór odpowiedniego sterownika wyjściowego i zapewnienie integralności sygnału.

Wyzwania związane z serializacją i multipleksowaniem

Zacznijmy od wprowadzenia ogólnej struktury nadajnika przewodowego. Nadajnik (TX) pobiera wiele równoległych strumieni danych o niższej przepływności, serializuje je w jeden strumień danych o wyższej szybkości i przesyła go kanałem w taki sposób, aby dane były rozpoznawalne na drugim końcu.

Rys. 1: Schemat blokowy TX.

Dane najpierw trafiają do szeregu multiplekserów (MUX), w których każdy kolejny etap zmniejsza o połowę liczbę wejść i podwaja szybkość transmisji danych na wyjściu, aż do uzyskania jednego strumienia danych. Rozważmy przypadek 112 Gb/s, w którym istnieją 64 wejścia pracujące z szybkością 1.75 Gb/s, które należy serializować. Podczas gdy logika CMOS może być używana jako kilka pierwszych stopni, ostatnie stopnie mogą być oparte na CML (logika trybu prądu), aby dostosować się do wyższych prędkości przełączania w celu spełnienia kompromisu między mocą a szybkością [1].

Poniżej przedstawiono architekturę TX o pełnej szybkości.

Rys. 2: Pełna architektura TX.

Ostateczny przerzutnik (FF) ma rygorystyczne wymagania dotyczące taktowania i taktowania. Jednak w miarę jak idziemy w górę łańcucha, zegar dzieli się, a wymagania dotyczące czasu są również złagodzone. Na rysunku 2 etapy serializacji są pokazane jako MUX 2:1 z pięcioma zatrzaskami i ta specyficzna struktura MUX może być kontynuowana na etapach serializatora. Dostępne są jednak inne architektury MUX, w tym MUX z trzema zatrzaskami, MUX z jednym zatrzaskiem, MUX bez zatrzasku lub kombinacja tych obwodów.

Techniki wyrównywania dla szybkich nadajników

Po serializacji danych należy je wyrównać, aby skompensować zależną od częstotliwości utratę kanału komunikacyjnego. Najczęściej ta korekcja jest wykonywana przy użyciu korektora sprzężenia zwrotnego (FFE) w czasie dyskretnym. Atutem architektur FFE z czasem dyskretnym jest wzmocnienie o niskim poziomie szumów, możliwość anulowania prekursorów i dokładnego kontrolowania ciężarów zaczepów oraz wydajność w zakresie realizacji obwodów na chipie. Rysunek 3 poniżej przedstawia przebieg wykreślony w formacie Środowisko projektowe PrimeWave jak FFE może wyrównać zamknięte oko.

Ryc. 3: Przykład FFE pokazujący otwarte oko po symulacji wyrównania FFE w PrimeSim.

Z biegiem czasu branża przeszła na bardziej elastyczne architektury oparte na DSP-DAC, w których modulacja i wyrównanie FFE odbywa się w domenie cyfrowej, jak pokazano na rysunku 4.

Rys. 4: Architektura TX oparta na technologii analogowej i DSP.

Rozdzielczość TX DAC jest podyktowana rozdzielczością FFE określoną dla różnych protokołów. W przypadku aplikacji Ethernet rozdzielczość przetwornika cyfrowo-analogowego wynosi około 7 bitów i może być zaimplementowana jako segmenty kodowane binarnie lub za pomocą termometru lub jako kombinacja obu. Decyzja projektowa jest kompromisem między liniowością, pojemnością wyjściową, powierzchnią i zużyciem energii.

Wybór szybkości serializacji danych: połowa stawki, ćwiartka i szybkość ósemkowa

Wybór ostatecznej szybkości serializacji danych jest bardzo ważną decyzją projektową, ponieważ wyższa szybkość zmniejsza wymagania dotyczące szybkości taktowania i zmniejsza zużycie energii kosztem większej liczby faz zegara i zwiększonej pojemności wyjściowej multipleksera. Na rysunku 5 pokazano architekturę TX o połowicznej szybkości, która usuwa końcowy przerzutnik i wykorzystuje obie fazy podzielonego zegara.

Rys. 5: Architektura TX z połówkową szybkością.

Jednak cykl pracy tych dwóch faz wpływa na jakość końcowego oka wyjściowego. Ta koncepcja architektury połówkowej może zostać rozszerzona na ćwierć lub ósemkową stawkę MUX. Kompromis przy wyborze projektu pokazano na rysunku 6. Na podstawie ostatnich badań nadajniki 100 Gb/s wykorzystują architekturę ćwierćszybkości ze względu na złagodzone wymagania dotyczące zegarów.

Ryc. 6: Szybkość transmisji danych a częstotliwość zegara.

Porównanie opcji sterownika wyjściowego dla multiplekserów: logika w trybie bieżącym a zakończona seria źródłowa

Końcowe wyjście z MUX musi być kierowane przez kanał z wystarczającym wahaniem, aby zrekompensować straty kanału, a wszystko to przy jednoczesnym kontrolowaniu zużycia energii. Istnieją głównie dwie możliwości wyboru sterownika wyjściowego: logika trybu prądowego (CML) i logika trybu napięciowego (VML), zwane także SST (Source-Series Terminated), które pokazano na rysunku 7. Podsumowano zalety i wady sterowników w tabeli 1.

Rys. 7: Sterowniki oparte na CML i SST.

Tabela 1: Porównanie sterowników opartych na CML i SST.

Optymalizacja integralności sygnału

Pad Matching Network (PMN) jest bardzo ważny dla integralności sygnału wyjściowego oka. Chociaż proste cewki T i cewki pi były używane w aplikacjach o częstotliwości mniejszej niż 50 GHz, dla szybkości transmisji danych wyższych niż 100 Gb/sa 9th Kolejność sieci LC jest zwykle stosowana do izolowania pojemności sterownika, wyładowań elektrostatycznych i wyjściowego padu, jak pokazano na rysunku 8. Takie ustawienie teoretycznie zwiększa szerokość pasma wyjściowego o współczynnik 2.8. Projekt musi być zoptymalizowany pod kątem przepustowości, strat odbiciowych i opóźnienia grupowego, a często wymaga rozbudowanego modelowania elektromagnetycznego 3D oraz symulacji matrycy i obudowy, co jest możliwe przy użyciu Niestandardowa platforma projektowa Synopsys.

Ryc. 8: Sieć dopasowywania padów.

Synopsys 224G i 112G Ethernet IP

Jako główny dostawca w branży szybkie IP SerDes, Synopsys oferuje kompleksową ofertę z wiodącą mocą, wydajnością i powierzchnią, umożliwiając projektantom spełnienie wymagań wydajnej łączności SoC o wysokiej wydajności obliczeniowej. Zespoły projektowe firmy Synopsys opracowały różne nowatorskie metody rozwiązywania problemów projektowych stawianych przez wysokowydajne procesory SoC 800G/1.6T z IP 224G Ethernet PHY i IP 112G Ethernet PHY. Dołącz do nas na ISACS 2023, gdzie zaprezentujemy pół dnia Tutorial do głębszej dyskusji na ten temat.

Noman Hai jest kierownikiem zespołu projektantów urządzeń analogowych w IP Solutions Group w firmie Synopsys.

Numer Referencyjny

[1] B. Razavi, „Przełamywanie kompromisów między szybkością a mocą w obwodach szerokopasmowych: przegląd technik projektowania urządzeń nadawczo-odbiorczych do 56 GHz”, w IEEE Nanotechnology Magazine, tom. 16, nie. 3, s. 6-15, czerwiec 2022, doi: 10.1109/MNANO.2022.3160770.

Znak czasu:

Więcej z Inżynieria semi