Serverontwerp met pin-efficiënte CXL-interface (Georgia Tech)

Serverontwerp met pin-efficiënte CXL-interface (Georgia Tech)

Bronknooppunt: 2642551

Een nieuw technisch document met de titel "A Case for CXL-Centric Server Processors" is geschreven door onderzoekers van Georgia Tech.

Abstract:
“Het geheugensysteem is een belangrijke prestatiebepalende factor voor serverprocessors. Het steeds groter wordende aantal cores en datasets vereisen een hogere bandbreedte en capaciteit, evenals een lagere latentie van het geheugensysteem. Om aan de groeiende vraag te voldoen, heeft DDR, de dominante processorinterface voor geheugen in de afgelopen twee decennia, bij elke generatie een grotere bandbreedte geboden. Omdat elke parallelle DDR-interface echter een groot aantal pinnen op de chip vereist, wordt de geheugenbandbreedte van de processor uiteindelijk beperkt door het aantal pinnen, wat een schaars goed is. Met beperkte bandbreedte strijden doorgaans meerdere geheugenverzoeken voor elk geheugenkanaal, wat resulteert in aanzienlijke wachtrijvertragingen die vaak de servicetijd van DRAM overschaduwen en de prestaties verminderen.

We presenteren CoaXiaL, een serverontwerp dat de geheugenbandbreedtebeperkingen overwint door alle DDR-interfaces naar de processor te vervangen door de meer pin-efficiënte CXL-interface. De wijdverbreide acceptatie en het industriële momentum van CXL maken een dergelijke overgang mogelijk en bieden 4x hogere bandbreedte per pin in vergelijking met DDR bij een bescheiden latentieoverhead. We tonen aan dat, voor een breed scala aan workloads, de latentiepremie van CXL ruimschoots wordt gecompenseerd door de hogere bandbreedte. Aangezien CoaXiaL geheugenverzoeken over meer kanalen verdeelt, worden wachttijden in de wachtrij drastisch verminderd en daarmee zowel de gemiddelde waarde als de variantie van latentie van geheugentoegang. Onze evaluatie met een verscheidenheid aan workloads laat zien dat CoaXiaL de prestaties van manycore-doorvoergeoriënteerde servers gemiddeld met 1.52× verbetert en tot wel 3×.”

Vind de technisch document hier. Kan 2023.

Auteurs: Albert Cho, Anish Saxena, Moinuddin Qureshi, Alexandros Daglis. arXiv:2305.05033v1.
https://doi.org/10.48550/arXiv.2305.05033

Tijdstempel:

Meer van Semi-engineering