Race van nieuwe generatie 3D-chip/verpakking begint

De eerste golf chips komt op de markt met behulp van een technologie die hybride bonding wordt genoemd, wat de weg vrijmaakt voor een nieuw en competitief tijdperk van op 3D gebaseerde chipproducten en geavanceerde pakketten.

AMD is de eerste leverancier die chips onthult die gebruik maken van koper-hybride binding, een geavanceerde die-stacking-technologie die 3D-achtige apparaten en pakketten van de volgende generatie mogelijk maakt. Hybride bonding stapelt en verbindt chips met behulp van kleine koper-naar-koper-verbindingen, waardoor een hogere dichtheid en bandbreedte wordt geboden dan bestaande chip-stapelende verbindingsschema's.

AMD gebruikt hybride bondingtechnologie van TSMC, die onlangs zijn roadmap in de arena heeft bijgewerkt. Intel, Samsung en anderen ontwikkelen ook hybride bonding. En naast AMD kijken ook andere chipklanten naar de technologie.

“TSMC zegt dat de technologie waarschijnlijk zal worden overgenomen door al hun high-performance computing-klanten”, zegt Charles Shi, een analist bij Needham. “Hybride binding staat ook op ieders routekaart, of in ieder geval op ieders radar, in mobiele toepassingen.”

Koper-hybride binding, een relatief nieuw proces dat wordt uitgevoerd in een halfgeleiderfabriek, is een geavanceerde technologie voor het stapelen van chips die chipklanten een aantal concurrentievoordelen belooft te bieden. De eerlijkheid gebiedt te zeggen dat het stapelen van chips niet nieuw is en al jaren in ontwerpen wordt gebruikt. Nieuw is dat hybride bonding vrijwel monolithische 3D-ontwerpen mogelijk maakt.

De meeste chips vereisen geen hybride binding. Op het gebied van verpakkingen wordt hybride bonding vooral gedegradeerd voor hoogwaardige ontwerpen, omdat het een dure technologie is die verschillende productie-uitdagingen met zich meebrengt. Maar het geeft deze chipmakers een aantal nieuwe opties, waardoor de weg wordt vrijgemaakt voor 3D-ontwerpen van de volgende generatie, geheugenkubussen of 3D DRAM's, en meer geavanceerde pakketten.

Er zijn verschillende manieren om dit soort producten te ontwikkelen, waaronder het chipletmodel. Voor chips, kan een chipmaker een menu met modulaire matrijzen in een bibliotheek hebben. Klanten kunnen de chiplets vervolgens mixen en matchen en deze integreren in een bestaand pakkettype of nieuwe architectuur. In een voorbeeld van deze methodologie stapelde AMD twee intern ontwikkelde chiplets – een processor en een SRAM-chip – wat resulteerde in een 3D-pakket dat een krachtige MPU combineert met cachegeheugen erbovenop. De matrijzen zijn verbonden met behulp van hybride bonding.

Er zijn andere manieren om chiplets te implementeren. Om een ​​ontwerp vooruit te helpen, ontwikkelden leveranciers traditioneel een systeem-op-een-chip (SoC) en integreer bij elke generatie meer functies op het apparaat. Deze aanpak voor het opschalen van chips wordt steeds moeilijker en duurder. Hoewel het een optie blijft voor nieuwe ontwerpen, komen chiplets op als alternatief voor de ontwikkeling van complexe chips.

Met chiplets wordt een grote SoC opgedeeld in kleinere dies of IP-blokken, en opnieuw samengevoegd tot een compleet nieuw ontwerp. In theorie versnelt de chiplet-aanpak de time-to-market tegen lagere kosten. Hybride bonding is een van de vele elementen die deze technologie mogelijk maken.

Fig. 1: AMD's 3D V-Cache-technologie stapelt de cache op een processor. Bron: AMD

Verpakkingslandschap
Chiplets zijn op zichzelf geen verpakkingstype. Ze maken deel uit van een methodologie die heterogene integratie omvat, waarbij complexe matrijzen worden samengevoegd in een geavanceerd pakket.

IC-verpakkingen zelf zijn een ingewikkelde markt. Bij de laatste telling heeft de halfgeleiderindustrie ongeveer duizend verpakkingstypes ontwikkeld. Eén manier om de verpakkingsmarkt te segmenteren is op basis van het type interconnect, waaronder wirebond, flip-chip, wafer-level packing (WLP) en through-silicium via's (TSV's). Interconnects worden gebruikt om de ene chip in pakketten met de andere te verbinden.

Hoewel er een impuls is om de dichtheid van pakketten te vergroten, zijn veel van deze apparaten nog steeds gebaseerd op oudere technologieën, zoals wire bonding en flip-chip. Bij flip-chip worden kleine koperen bultjes op basis van soldeermaterialen bovenop een chip gevormd. Het apparaat wordt vervolgens omgedraaid en op een afzonderlijke chip of plaat gemonteerd, zodat de hobbels op koperen kussentjes terechtkomen en elektrische verbindingen vormen. Bij flip-chip varieert de bultafstand op een chip van 300 μm tot 50 μm. Een toonhoogte verwijst naar een bepaalde ruimte tussen aangrenzende hobbels op de dobbelsteen.

“We zien nog steeds pakketten met een grove spoed van 140 μm tot 150 μm. Dat is nog steeds mainstream, en dat zal niet snel veranderen”, zegt Annette Teng, CTO van Promex, het moederbedrijf van QP-technologieën.

WLP-processen worden ondertussen gebruikt om fan-out-pakketten te maken, die begonnen als een relatief grove technologie. OSAT's werken er nu aan om de dichtheid van uitwaaieren te vergroten door de lijnen en ruimtes te verkleinen en door er pilaren en andere 3D-structuren bovenop toe te voegen.

“(Fan-out) vertegenwoordigt een belangrijk geminiaturiseerd pakkettype met grote volumes voor smartphones en andere mobiele applicaties”, zegt William Chen, een collega bij ASE. “We hebben ook een levendig innovatiegebied op het gebied van high-performance computing, AI, machine learning en meer.”

Ondertussen is 2.5D steeds meer mainstream geworden voor hoogwaardige toepassingen, zoals datacenters, terwijl echte 3D-verpakkingen nog maar net begonnen zijn. Bij 2.5D worden de matrijzen gestapeld of naast elkaar geplaatst op een interposer, waarin TSV's zijn verwerkt. De TSV's zorgen voor een elektrische verbinding van de matrijzen naar het bord.

Fig. 2: Voorbeelden van 2.5D-pakketten, high-density fan-out (HDFO), pakketten met bruggen en chiplets. Bron: Amkor

2.5D lost verschillende problemen op. In veel systemen worden een processor, DRAM en andere apparaten op een bord geplaatst. Gegevens worden tussen een processor en DRAM verplaatst, maar soms veroorzaakt deze uitwisseling latentie en een verhoogd stroomverbruik. Als reactie hierop bevatten veel geavanceerde systemen 2.5D-pakketten met ASIC's en HBM's. Hierdoor kan het geheugen dichter bij de verwerkingsfuncties worden geplaatst, waardoor een snellere doorvoer mogelijk is.

Veel van deze verpakkingsopties kunnen chiplets ondersteunen, waarbij de matrijzen worden gemengd en op elkaar afgestemd volgens de behoeften van een chipmaker. “Het systeem kan worden geoptimaliseerd door gebruik te maken van de beste processorcomponenten met een procesknooppunt met optimale prestaties en kosten”, zegt Xiao Liu, senior programmamanager bij Brewer Science.

Met behulp van de chiplet-aanpak hebben leveranciers 3D-achtige architecturen ontwikkeld. Intel heeft bijvoorbeeld onlangs een 3D CPU-platform geïntroduceerd. Deze combineert een 10 nm processorkern met vier 22 nm processorkernen in één pakket.

Alle high-end pakketten zien groei, aangedreven door AI en andere toepassingen. “AI omvat high-performance computing (HPC). We zien veel vraag naar flip-chip BGA, die gekoppeld is aan AI- of HPC-toepassingen. Dat omvat ook 2.5D, 3D of fan-out met hoge dichtheid”, zegt Choon Lee, CTO bij JCET.

Elk van deze pakketten maakt gebruik van een of meer verschillende productieprocessen. Wat bij de meeste geavanceerde pakketten gebruikelijk is, is de interconnect-technologie. In dit geval bepaalt het hoe je de stempels in een pakket stapelt en verlijmt.

Intel's 3D CPU, HBM en andere chips gebruiken kleine koperen microbumps als verbindingsschema's in het pakket, samen met een flip-chipproces. Bij HBM worden aan weerszijden van de DRAM-matrijzen kleine koperen bultjes gevormd. De hobbels op die matrijzen worden vervolgens aan elkaar gehecht, soms met behulp van thermocompressiebinding (TCB). Tijdens bedrijf neemt een TCB-systeem de matrijzen, lijnt ze uit en verbindt de chips met behulp van kracht en warmte.

Tegenwoordig hebben de meest geavanceerde microbumps een steek van 40 μm, wat overeenkomt met een bobbelgrootte van 20 μm tot 25 μm met een tussenruimte van 15 μm tussen de aangrenzende bobbels op de matrijs. In R&D werken leveranciers aan apparaten met een bump pitch van meer dan 40 μm. Hier hebben klanten enkele opties. Ten eerste zouden ze chips kunnen ontwikkelen met behulp van bestaande microbumps. Kortom, op soldeer gebaseerde microbumps strekken zich tegenwoordig uit van 40 μm-afstanden tot 10 μm, waar deze schema's opraken.

“Het beheren van kleine stukjes soldeerkapjes op kleine soldeerbultjes heeft zijn eigen verdeling van de beschikbare soldeermassa. En op een gegeven moment zullen die niet meer betrouwbaar zijn”, zegt Mike Kelly, vice-president van geavanceerde verpakkingsontwikkeling en -integratie bij Amkor. “Ergens tussen 20 μm en 10 μm zullen klanten overstappen op de hybride aanpak. Het heeft veel voordelen. Het vermogen tussen de dobbelsteen is laag. Het elektrische signaalpad is uitstekend.”

Bij hybride verbindingen worden de matrijzen met elkaar verbonden via kleine koper-op-koperverbindingen, en niet via hobbels. Voor verpakkingen is het uitgangspunt voor hybride verlijming een steek van 10 μm en meer.

Zowel microbumps als hybride binding zijn haalbare opties. Klanten kunnen het een of het ander in pakketten gebruiken, afhankelijk van de toepassing.

Waarom hybride bonding?
Hybride binding is niet nieuw. Jarenlang hebben leveranciers van CMOS-beeldsensoren het gebruikt. Om een ​​beeldsensor te maken, verwerkt een leverancier twee verschillende wafers in een fabriek. De eerste wafer bestaat uit een groot aantal matrijzen, die elk bestaan ​​uit een pixelarray. De tweede wafer bestaat uit signaalprocessorchips.

Vervolgens worden met behulp van hybride binding wafers op μm-niveau met elkaar verbonden via koper-koperverbindingen. De stempels op de wafer worden vervolgens in blokjes gesneden, waardoor beeldsensoren ontstaan.

Dit proces is vrijwel hetzelfde voor verpakkingen. Maar voor verpakkingen brengt hybride bonding een andere reeks assemblage-uitdagingen met zich mee, en daarom is het pas onlangs in productie gegaan.

Het houdt een grote belofte in. Eind vorig jaar introduceerde AMD een serverprocessor die gebruikmaakt van hybride bonding. Onlangs introduceerde AMD de Ryzen 7 5800X3D, een high-end desktopprocessor. Met behulp van hybride bonding wordt een 7nm SRAM gestapeld en gebonden op een 7nm-processor. In feite wordt 64 MB L3-cachegeheugen op de processor gestapeld, waardoor de geheugendichtheid verdrievoudigt.

Dan zijn er op het gebied van R&D verschillende ontwikkelingen op dit gebied. Door gebruik te maken van zowel microbumps als hybride bonding heeft Imec bijvoorbeeld zogenaamde 3D-SoC's ontwikkeld. In 3D-SoC's kun je een willekeurig aantal matrijzen stapelen, zoals geheugen op logica. Hiervoor ontwerp je samen het geheugen en de logische chip als één SoC.

Hybride bonding maakt de meest geavanceerde verbindingen in deze apparaten mogelijk. “Om dergelijke 3D-SoC-circuits te realiseren, moet de 3D-interconnect-pitch verder worden opgeschaald dan de huidige state-of-the-art. Ons huidige onderzoek heeft de haalbaarheid aangetoond van het realiseren van dergelijke interconnecties met een pitch van 7 µm voor die-to-die-stapeling en een pitch van 700 nm voor wafer-to-wafer”, zegt Eric Beyne, senior fellow, vice-president van R&D en directeur van de 3D-systeemintegratie programma bij Imec, in een paper bij IEDM.

Niettemin maakt AMD gebruik van de hybride bondingtechnologie van TSMC, die SoIC wordt genoemd. Vergeleken met microbumps biedt de technologie van TSMC volgens AMD meer dan 200x de verbindingsdichtheid en 15x de verbindingsdichtheid. “Dit maakt een veel efficiëntere en dichtere integratie mogelijk waarbij een derde van de energie per signaal wordt gebruikt dan concurrerende benaderingen”, zegt Lisa Su, president en CEO van AMD.

Ondertussen zei Douglas Yu, vice-president bij een presentatie op de recente IEDM-conferentie TSMC, gaf meer details over de SoIC-roadmap van het bedrijf. Dit schetst het pad voor de schaalvergroting van de hybride bonding voor klanten.

Op de SoIC-roadmap begint TSMC met een bond pitch van 9μm, die vandaag beschikbaar is. Vervolgens is het van plan een steek van 6 μm te introduceren, gevolgd door 4.5 μm en 3 μm. Met andere woorden: het bedrijf hoopt ongeveer elke twee jaar een nieuwe obligatiepitch te introduceren, die elke generatie een schaalvergroting van 70% oplevert.

Er zijn verschillende manieren om SoIC te implementeren. AMD ontwierp bijvoorbeeld een op 7 nm gebaseerde processor en SRAM, die worden vervaardigd door TSMC. Vervolgens verbond TSMC met behulp van SoIC de matrijzen met een verbindingsafstand van 9 μm.

In theorie zou je in de loop van de tijd verschillende geavanceerde chips kunnen ontwikkelen en deze op verschillende niveaus kunnen verbinden met behulp van de technologie van TSMC.

De eerlijkheid gebiedt te zeggen dat de technologie de traditionele chipschaling niet vervangt. Integendeel, de chipschaling gaat door. Zowel TSMC als Samsung voeren hun 5 nm-logische processen op met 3 nm en meer in R&D.

De ene keer zorgde de verschuiving van het ene procesknooppunt naar het volgende voor een aanzienlijke boost in termen van kracht, prestaties en oppervlakte (PPA) voor chips. Op de meest recente knooppunten nemen de PPA-voordelen echter af.

In veel opzichten is hybride bonding een manier om systemen een boost te geven. “In het verleden werden de meeste PPA-voordelen gerealiseerd door silicium. Vroeger lieten mensen chip-scaling de prestaties van het systeem aansturen. Maar nu verliest de chipschaling als motor een beetje kracht”, zegt Shi van Needham. “Uiteindelijk wil je hybride binding hebben om de algehele PPA op systeemniveau te verbeteren. Als je technisch preciezer wilt zijn, zou ik SoIC positioneren als een krachtig hulpmiddel in de toolkit die beschikbaar is voor TSMC-klanten. SoIC is een geweldige PPA-booster voor bepaalde werklasten.”

Intel, Samsung en anderen hebben hun roadmaps voor hybride bonding niet vrijgegeven.

Toch is dit vanuit architectonisch oogpunt allemaal niet zo eenvoudig als het lijkt. 3D-pakketten van de volgende generatie kunnen verschillende complexe chiplets op verschillende knooppunten bevatten. Sommige matrijzen kunnen worden gestapeld en verlijmd met behulp van hybride binding. Andere matrijzen bevinden zich elders in het pakket. Er zal dus een reeks technologieën nodig zijn om alle onderdelen met elkaar te verbinden.

“Hybride bonding kan nodig zijn voor degenen die de grenzen verleggen om krachtige computerproducten te ontwikkelen”, zegt Richard Otte, president en CEO van Promex. “Voor 2D-structuren en -toepassingen zullen chiplets waarschijnlijk met elkaar worden verbonden met behulp van methoden met hoge dichtheid. Deze omvatten tussenpersonen. 3D-IC’s vereisen stapelchiplets, en dus TSV’s en koperen pilaren, evenals de 2D-verbindingsprocessen met hoge dichtheid.”

Er zijn nog andere uitdagingen. In een pakket moeten alle dies met elkaar communiceren via die-to-die-links en interfaces. De meeste van deze die-to-die-links zijn bedrijfseigen. Er is een beweging om open standaardkoppelingen te ontwikkelen. “Het grootste obstakel dat ervoor zorgt dat chiplets het nieuwe IP-adres worden, is standaardisatie. Er moeten standaard/gemeenschappelijke communicatie-interfaces tussen chiplets tot stand worden gebracht om dit haalbaar te maken voor meerdere verpakkingsleveranciers”, aldus Otte.

Productie-uitdagingen
Op het gebied van de productie maken twee soorten assemblageprocessen gebruik van hybride verbindingen: wafer-to-wafer en die-to-wafer.

Bij wafer-to-wafer worden chips in één fabriek op twee wafers verwerkt. Vervolgens neemt een waferbonder de twee wafers en verbindt ze met elkaar. Ten slotte worden de gestapelde stempels op de wafel in blokjes gesneden en getest.

Die-to-wafer is een andere optie. Net als wafer-to-wafer worden chips in een fabriek op wafers verwerkt. De matrijzen worden uit één wafel gesneden. Vervolgens worden deze matrijzen op een basiswafel geplakt. Ten slotte worden de gestapelde stempels op de wafel in blokjes gesneden en getest.

Fig. 3: Wafer-naar-wafer-stroom. Bron: Leti

Fig. 4: Die-naar-wafer-stroom. Bron: Leti

Vanaf het begin is het belangrijk om matrijzen te hebben met een goede opbrengst. Matrijzen met een ondermaatse opbrengst kunnen de prestaties van het eindproduct beïnvloeden. Daarom is het van cruciaal belang om vooraf een goede teststrategie te hebben.

“Sommige matrijzen hebben mogelijk fabricagefouten die idealiter tijdens de test aan het licht zouden komen”, zegt Adel Elsherbini, senior hoofdingenieur bij Intel, tijdens een presentatie bij IEDM. “Als de testdekking echter niet 100% is, kunnen sommige van deze sterftegevallen als goede sterfte doorgaan. Dit is een bijzondere uitdaging. Defecte matrijzen kunnen resulteren in een lagere uiteindelijke systeemopbrengst, vooral als het aantal matrijzen toeneemt.”

Naast een goede teststrategie is een goede processtroom vereist. Het hybride bindingsproces vindt plaats in een cleanroom in een halfgeleiderfabriek, en niet in een verpakkingsbedrijf zoals bij de meeste verpakkingstypes.

Het is belangrijk om dit proces uit te voeren in een ultraschone cleanroom. Cleanrooms worden geclassificeerd op basis van reinheidsniveaus, die zijn gebaseerd op het aantal en de grootte van de deeltjes die per luchtvolume zijn toegestaan. Over het algemeen bevatten halfgeleiderfabrieken cleanrooms met een ISO-klasse 5 of schonere standaard. In ISO-klasse 5 moet een cleanroom volgens American Cleanroom Systems minder dan 3,520 deeltjes bevatten met een grootte van >0.5 µm per kubieke meter. Een ISO klasse 5 cleanroom is gelijkwaardig aan de oudere klasse 100 norm.

In sommige gevallen wordt de IC-assemblage bij een OSAT uitgevoerd in cleanrooms van ISO 7 of klasse 10,000 of hoger. Dit werkt voor de meeste pakkettypes, maar niet voor hybride bonding. Bij dit proces kunnen kleine deeltjes in de stroom terechtkomen, waardoor apparaatstoringen kunnen optreden.

OSAT's zouden zeker faciliteiten kunnen bouwen met ISO 5-cleanrooms, maar dit is een dure onderneming. Voor hybride bonding zijn relatief dure apparatuur nodig. Bovendien omvat hybride bonding verschillende stappen die bekender zijn bij leveranciers van halfgeleiders.

In zowel de wafer-naar-wafer- als de die-naar-wafer-stroom begint het proces met een enkel damasceenproces in de fabriek. Hiervoor wordt op één zijde van de wafer een laag siliciumdioxide afgezet. Vervolgens wordt een groot aantal kleine via's op het oppervlak gevormd. De patronen zijn geëtst, waardoor een groot aantal kleine via's van micrometerformaat op de wafer ontstaat.

Kopermaterialen worden vervolgens over de gehele structuur afgezet. Het oppervlak wordt vlak gemaakt met behulp van een chemisch-mechanisch polijstsysteem (CMP). Dit gereedschap polijst een oppervlak met behulp van mechanische krachten.

Het CMP-proces verwijdert de kopermaterialen en polijst het oppervlak. Wat overblijft is kopermetallisatiemateriaal in de kleine via's.

Het hele proces wordt meerdere keren herhaald. Uiteindelijk heeft de wafel een handvol lagen. Elke laag heeft kleine koperen via's, die in de aangrenzende lagen met elkaar verbonden zijn. De toplaag bestaat uit grotere koperstructuren, bond pads genoemd. Diëlektrische materialen omringen de kleine verbindingspads.

Niettemin is het damasceenproces, en vooral CMP, een uitdaging. Het vereist nauwkeurige controle over het oppervlak van de wafer. “[Op de wafer] moet het diëlektrische oppervlak: (1) extreem glad zijn om sterke aantrekkingskrachten te garanderen bij het bevestigen van de matrijzen; en (2) een zeer lage topografie om holtes of onnodige spanningen in de diëlektrische voorbinding te voorkomen”, zei Elsherbini in een artikel bij IEDM.

Tijdens deze processen kunnen zich echter verschillende problemen voordoen. De wafels hebben de neiging door te zakken of te buigen. Vervolgens kan het gereedschap tijdens het CMP-proces het oppervlak te veel polijsten. De uitsparingen voor de koperen kussentjes worden te groot. Sommige pads sluiten mogelijk niet aan tijdens het hechtingsproces. Bij onvoldoende polijsting kunnen koperresten kortsluiting veroorzaken.

Bij hybride bonding zijn standaard CMP-processen mogelijk niet voldoende. "Dit vereist een speciale CMP-verwerking om de verhouding tussen chemisch en mechanisch etsen te controleren, evenals het aantal CMP-stappen om de vlakheid van het diëlektrische oppervlak te behouden", zei Elsherbini.

Na CMP ondergaan de wafers een metrologiestap. Een metrologietool meet en karakteriseert de oppervlaktetopografie.

“De belangrijkste procesuitdagingen van koper-hybride bonding zijn onder meer de controle van oppervlaktedefecten om holtes, dikte op wafelniveau en vormmetrologie te voorkomen, samen met oppervlakteprofielcontrole op nanometerniveau om robuust hybride bond-padcontact te ondersteunen, en het controleren van de uitlijning van koperen pads aan de bovenkant. en de bodem sterven”, zegt Stephen Hiebert, senior marketingdirecteur bij KL.

Meer stappen
Na de metrologiestap ondergaan de wafers een reinigings- en een uitgloeiproces. De uitgloeistap activeert de matrijzen.

Vanaf hier kan het proces in twee richtingen gaan: wafer-to-wafer of die-to-wafer. Bij wafer-to-wafer heb je de eerste wafer (A) al verwerkt. Vervolgens ondergaat een tweede wafer (B) met matrijzen hetzelfde proces (damascene, CMP, metrologie).

Vervolgens worden de twee wafels (A, B) verbonden met behulp van hybride binding. De chips worden op de wafel gesneden en getest. De resulterende gestapelde apparaten lijken op 3D-achtige structuren.

Bij die-to-wafer zou een chipmaker ondertussen de eerste wafer nemen en de matrijzen activeren. Vervolgens worden de chips op de wafel (A) in blokjes gesneden en getest.

Vervolgens ondergaat een tweede wafel (B) een damasceerproces, gevolgd door CMP en een metrologiestap. Die wafel wordt niet in blokjes gesneden en blijft intact. Met behulp van een bonder worden de matrijzen van de bewerkte wafel (A) gestapeld en op de basiswafel (B) gebonden.

De chips worden vervolgens in blokjes op de gestapelde wafel gesneden en getest. Dit creëert op zijn beurt 3D-achtige apparaten.

Voor zowel wafer-to-wafer als die-to-wafer kunnen leveranciers hetzelfde wafer-bondersysteem gebruiken. Verschillende leveranciers verkopen deze systemen voor hybride bonding met plaatsingsnauwkeurigheid op nanometerniveau.

Tijdens bedrijf worden de matrijzen op een tafeleenheid in de waferbonder geplaatst. De bewerkte wafer wordt op een aparte wafertafel in de bonder geplaatst. Matrijzen van de tafel worden opgepakt, uitgelijnd en op de verwerkte wafer geplaatst.

Op dit punt worden de verbindingsvlakken van de twee structuren verbonden met behulp van een tweestapsproces: het is een diëlektrische-diëlektrische verbinding, gevolgd door een metaal-op-metaalverbinding. “Directe hybride binding verwijst naar de moleculaire binding van twee oppervlakken bestaande uit koperverbindingen binnen een SiO2-matrix”, legt Emilie Bourjot uit, projectmanager 3D-integratie bij Leti. “Wanneer deze twee oppervlakken bij kamertemperatuur innig contact maken, creëren Van der Waals-verbindingen hechting. Die bindingen worden vervolgens na een thermisch budget veranderd in covalente en metallische bindingen.”

Het hechtingsproces is een uitdaging. “Het eerste waar u rekening mee moet houden, is de nauwkeurigheid van de plaatsing en de doorvoer. We moeten een extreem fijn veld ondersteunen. We moeten de matrijzen zeer nauwkeurig kunnen plaatsen”, aldus Elsherbini van Intel. “Dit wordt bereikt door ontwerpoptimalisaties om ervoor te zorgen dat de uitlijningspunten een zeer goede zichtbaarheid en contrast hebben, terwijl ze niet te veel van het actieve gebied in beslag nemen.”

De bonder kan deze taken uitvoeren, maar de uitdaging is om ongewenste deeltjes en oppervlaktedefecten in de stroming te voorkomen. Een klein deeltje kan holtes in de hechtpads veroorzaken. Als zelfs maar een deeltje van 100 nm de verbindingspads binnendringt, kan dit resulteren in honderden mislukte verbindingen.

Conclusie
Hybride binding is een complex maar mogelijk makend proces. Het maakt een nieuwe klasse chips en pakketten mogelijk.

AMD is de eerste die deze aanpak toepast, maar anderen zullen binnenkort volgen. De race is net begonnen.

Verwante Verhalen
Bump pitches schalen in geavanceerde verpakkingen
Een hogere dichtheid van verbindingen zal een snellere gegevensoverdracht mogelijk maken, maar er is meer dan één manier om dat te bereiken.

Chiplets aan elkaar plakken
Veranderingen die deze verpakkingsaanpak mainstream kunnen maken, en de uitdagingen die voor ons liggen.

De volgende golf van Advanced Packaging
Een lange lijst met opties stuwt multi-chippakketten naar de voorhoede van het ontwerp, terwijl een duizelingwekkend aantal opties en afwegingen worden gecreëerd

Toekomstige uitdagingen voor geavanceerde verpakkingen
OSAT's worstelen met een hele reeks problemen, waaronder kromtrekken, thermische mismatch, heterogene integratie en dunnere lijnen en spaties.

Een brede blik op geavanceerde verpakkingen
De CTO van JCET vertelt over de vertraging van de wet van Moore en de groeiende belangstelling voor nieuwe verpakkingsbenaderingen en chiplets.

Volgende stappen voor verpakking op paneelniveau
Waar het werkt en welke uitdagingen er nog zijn voor een nog bredere adoptie.

Bron: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/