Hoogtepunten van het TSMC Technology Symposium 2021 – Verpakking

Het recente TSMC Technology Symposium bood verschillende aankondigingen met betrekking tot hun geavanceerde verpakkingsaanbod.

Algemeen

3Dstof^TM

Vorig jaar heeft TSMC hun 2.5D- en 3D-pakketaanbod samengevoegd tot één allesomvattend merk: 3Dstof.

2.5D-pakkettechnologie – CoWoS

De 2.5D-verpakkingsmogelijkheden zijn onderverdeeld in de CoWoS- en InFO-families.

De ‘traditionele’ chip-op-wafer-op-substraat met silicium-interposer voor die-to-die redistribution layer (RDL)-connectiviteit viert zijn 10e jaar van grootschalige productie.

De CoWoS-R-optie vervangt de (dure) silicium-interposer die de omvang van het plaatsingsgebied van de 2.5D-chip overspant door een organische substraat-interposer. Het nadeel voor de CoWoS-R is de minder agressieve lijnafstand voor de RDL-verbindingen – bijvoorbeeld een 4um-afstand op de organische lijn, vergeleken met een sub-um-afstand voor CoWoS-S.

Tussen de silicium –S en organische –R interposer-opties bevat de TSMC CoWoS-familie een nieuwere toevoeging, met een “lokale” siliciumbrug voor (ultrakorte reikwijdte) verbindingen tussen aangrenzende matrijsranden. Deze siliciumstrookjes zijn ingebed in een organisch substraat en bieden zowel USR-verbindingen met hoge dichtheid (met een strakke L/S-pitch) als de onderlinge verbindings- en stroomverdelingskenmerken van (dikke) draden en vlakken op een organisch substraat.

Merk op dat CoWoS wordt aangeduid als een “chip last”-assemblagestroom, waarbij de matrijs is bevestigd aan de gefabriceerde tussenlaag.

• 2.5D-pakkettechnologie – InFO

InFO maakt gebruik van (enkele of meervoudige) matrijzen op een drager die vervolgens worden ingebed in een gereconstitueerde wafer van gietmassa. De RDL-verbindings- en diëlektrische lagen worden vervolgens op de wafer gefabriceerd, een “chip-first” processtroom. De single-matrijs InFO biedt een optie voor een hoog aantal bumps, waarbij de RDL-draden zich vanuit het matrijsgebied naar buiten uitstrekken – dat wil zeggen, een “fan-out” topologie. Zoals hieronder geïllustreerd, omvatten de InFO-technologieopties met meerdere matrijzen:

• • InFO-PoP: “pakket-op-pakket”
  • InFO-oS: “InFO montage op substraat”

• 3D-verpakkingstechnologie – SoIC

De 3D-pakketten zijn gekoppeld aan het SoIC-platform, dat gebruik maakt van gestapelde chips met directe pad-bonding, zowel face-to-face als face-to-back, ook wel SoIC chip-on-wafer genoemd. Via siliciumvia's (TSV's) wordt connectiviteit geboden via een chip in de 3D-stack.

De SoIC-ontwikkelingsroutekaart wordt hieronder geïllustreerd – als voorbeeld zullen N7-op-N7-chipconfiguraties in 4Q21 worden gekwalificeerd.

Nieuwe aankondigingen van verpakkingstechnologie

Er waren dit jaar verschillende belangrijke aankondigingen tijdens het symposium.

• maximale pakketgrootte en RDL-verbeteringen

De vraag naar een groter aantal 2.5D-chips geïntegreerd in een enkel pakket drijft de behoefte aan RDL-fabricage over een groter gebied, zowel op een interposer als op de gereconstitueerde wafer. TSMC is doorgegaan met het uitbreiden van het “stitchen” van verbindingen voorbij de maximale dradenkruisgrootte bij enkele belichting. Op soortgelijke wijze is er behoefte aan extra RDL-lagen (met agressieve draadsteek).

De routekaart voor grotere pakketformaten en RDL-lagen omvat:

• • CoWoS-S: 3X dradenkruis (gekwalificeerd tegen YE'2021)
  • CoWoS-R: 45X dradenkruis (3X in 2022), 4 RDL-lagen op het organische substraat (W/S: 2um/2um), in betrouwbaarheidskwalificatie met behulp van een SoC + 2 HBM2-diestacks
  • CoWoS-L: testvoertuig voor betrouwbaarheidsbeoordeling bij een dradenkruisgrootte van 1.5x, met 4 lokale verbindingsbruggen tussen 1 SoC en 4 HBM2-chips
  • InFO_oS: 5X dradenkruis (51 mm x 42 mm, op een pakket van 110 mm x 110 mm), 5 RDL-lagen (W/S: 2um/2um), momenteel in betrouwbaarheidsbeoordeling

De onderstaande afbeelding illustreert een potentiële InFO_oS-configuratie, met logische chip omgeven door I/O SerDes-chiplets, ter ondersteuning van een hogesnelheids-/hoge-radix-netwerkswitch.

• • InFO_B (onder)

De hierboven weergegeven InFO_PoP-configuratie toont een InFO-assemblage met een DRAM-module erop, met via's tussen de DRAM- en de RDL-verbindingslagen.

TSMC wijzigt dit InFO_PoP-aanbod om het mogelijk te maken dat de (LPDDR DRAM) pakketassemblage wordt voltooid bij een externe contractfabrikant/OSAT, een optie aangegeven bij InFO_B, zoals hieronder weergegeven.

Dienovereenkomstig heeft TSMC het “Open Innovation Platform” uitgebreid met 3DFabric-partners die gekwalificeerd zijn voor InFO_B-eindassemblage. (Momenteel zijn de 3DFabric-partnerbedrijven: Amkor Technology, ASE Group, Integrated Service Technology en SK Hynix.)

• • CoWoS-S “standaardarchitectuur” (STAR)

Een veel voorkomende ontwerpimplementatie voor CoWoS-S is de integratie van een enkele SoC met meerdere High-Bandwidth Memory (HBM) die-stacks. De databusbreedte tussen de logische chip en de HBM2E-stapels (2e generatie) is erg groot, namelijk 1024 bits.

De uitdagingen op het gebied van routering en signaalintegriteit bij het verbinden van de HBM-stacks met de SoC via de RDL zijn aanzienlijk. TSMC biedt systeembedrijven verschillende standaard CoWoS-S-ontwerpconfiguraties om de technische ontwikkeling en elektrische analyseschema's te versnellen. De onderstaande figuur illustreert enkele van de verschillende CoWoS-S-opties, variërend van 2 tot 6 HBM2E-stacks.

TSMC verwacht in 2021 een hoge acceptatiegraad van deze standaardontwerpimplementaties.

• nieuwe TIM-materialen

Een dunne film van thermisch interfacemateriaal (TIM) wordt gewoonlijk opgenomen in een geavanceerd pakket, om de totale thermische weerstand van de actieve chip naar de omgeving te helpen verminderen. (Voor apparaten met een zeer hoog vermogen worden gewoonlijk twee TIM-materiaallagen aangebracht: een interne laag tussen de chip en het verpakkingsdeksel en één tussen de verpakking en het koellichaam.)

In overeenstemming met de toegenomen vermogensdissipatie van grotere pakketconfiguraties, streeft het TSMC geavanceerde verpakkings-R&D-team naar nieuwe interne TIM-materiaalopties, zoals hieronder weergegeven.

• uitbreiding van de productiecapaciteit voor geavanceerde verpakkingen (AP).

Vooruitlopend op een grotere acceptatie van de volledige aanvulling van 3DFabric-verpakkingen, investeert TSMC aanzienlijk in het uitbreiden van de productiecapaciteit voor geavanceerde verpakkingen (AP), zoals hieronder geïllustreerd.

Voor meer informatie over de 3DFabric-technologie van TSMC kunt u dit volgen link.

-chipman

Deel dit bericht via: Bron: https://semiwiki.com/semiconductor-manufacturers/tsmc/299955-highlights-of-the-tsmc-technology-symposium-2021-packaging/