最近の TSMC テクノロジー シンポジウムでは、先進的なパッケージング製品に関していくつかの発表が行われました。
3DファブリックTM
昨年、TSMC は 2.5D および 3D パッケージ製品を単一の包括的なブランドに統合しました。 3Dファブリック.
2.5Dパッケージ技術 – CoWoS
2.5D パッケージング オプションは、CoWoS ファミリーと InFO ファミリーに分かれています。
ダイツーダイ再配線層 (RDL) 接続用のシリコン インターポーザーを備えた「従来の」チップ オン ウェーハ オン サブストレートは、大量生産 10 周年を迎えています。
CoWoS-R オプションは、2.5D ダイ配置領域の範囲にわたる (高価な) シリコン インターポーザーを有機基板インターポーザーに置き換えます。 CoWoS-R のトレードオフは、RDL 相互接続のライン ピッチがそれほど積極的ではないことです。たとえば、CoWoS-S のサブ um ピッチと比較して、有機配線では 4um ピッチです。
TSMC CoWoS ファミリには、シリコン –S インターポーザー オプションと有機 –R インターポーザー オプションの間に、隣接するダイ エッジ間の (超短距離) 相互接続用の「ローカル」シリコン ブリッジを備えた新しい追加機能が含まれています。 これらのシリコン スライバは有機基板に埋め込まれており、高密度 USR 接続 (L/S ピッチが狭い) と、有機基板上の (太い) ワイヤとプレーンの相互接続および配電機能の両方を提供します。
CoWoS は、製造されたインターポーザーにダイが取り付けられる「チップラスト」組み立てフローとして指定されていることに注意してください。
- 2.5Dパッケージ技術 – InFO
InFO は、キャリア上の (単一または複数の) ダイを利用し、その後、再構成された成形材料のウェハに埋め込まれます。 その後、RDL 相互接続層と誘電体層がウェーハ上に製造されます。これは、「チップファースト」プロセス フローです。 シングルダイ InFO は、ダイ領域から外側に伸びる RDL ワイヤ、つまり「ファンアウト」トポロジを備えた高バンプ数オプションを提供します。 以下に示すように、マルチダイ InFO テクノロジ オプションには次のものが含まれます。
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- InFO-PoP: 「パッケージ・オン・パッケージ」
- InFO-oS: 「基板上のInFOアセンブリ」
- 3Dパッケージング技術 – SoIC
3D パッケージは、SoIC チップ オン ウェーハと呼ばれる、対面または対面の向きで直接パッド ボンディングを備えたスタック ダイを利用する SoIC プラットフォームに関連付けられています。 シリコン貫通ビア (TSV) は、3D スタック内のダイを介した接続を提供します。
SoIC 開発ロードマップを以下に示します。例として、N7-on-N7 ダイ構成は 4 年第 21 四半期に認定される予定です。
新しいパッケージング技術の発表
今年のシンポジウムではいくつかの重要な発表がありました。
- 最大パッケージ サイズと RDL の拡張機能
単一のパッケージに統合されるより多くの 2.5D ダイの需要により、インターポーザー上でも再構成ウェーハ上でも、より広い領域にわたる RDL 製造の必要性が高まっています。 TSMC は、単一露光の最大レチクル サイズを超えて相互接続の「ステッチング」を拡張し続けています。 同様に、追加の RDL レイヤ (積極的なワイヤ ピッチを持つ) が必要です。
より大きなパッケージ サイズと RDL レイヤーのロードマップには次が含まれます。
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- CoWoS-S: 3X レチクル (YE'2021 認定)
- CoWoS-R: 45X レチクル (3 年に 2022X)、有機基板上の 4 RDL 層 (W/S: 2um/2um)、SoC + 2 HBM2 ダイスタックを使用した信頼性認定
- CoWoS-L: 1.5 つの SoC と 4 つの HBM1 ダイ スタック間に 4 つのローカル相互接続ブリッジを備えた 2 倍のレチクル サイズでの信頼性評価のテスト車両
- InFO_oS: 5X レチクル (51mm x 42mm、110mm x 110mm パッケージ上)、5 RDL レイヤー (W/S: 2um/2um)、現在信頼性評価中
以下の図は、高速/高基数ネットワーク スイッチをサポートする、I/O SerDes チップレットで囲まれたロジック ダイを備えた潜在的な InFO_oS 構成を示しています。
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- InFO_B (下)
上に示した InFO_PoP 構成は、DRAM モジュールが上部に取り付けられ、DRAM と RDL 相互接続層の間にビアがある InFO アセンブリを示しています。
TSMC は、この InFO_PoP オファリングを変更して、(LPDDR DRAM) パッケージ アセンブリを外部の受託製造業者/OSAT で完了できるようにしています。これは、以下に示すように、InFO_B で示されるオプションです。
これに対応して、TSMC は「オープン イノベーション プラットフォーム」を拡張し、InFO_B 最終アセンブリの資格を持つ 3DFabric パートナーを含めました。 (現在の 3DFabric パートナー企業は、Amkor Technology、ASE Group、Integrated Service Technology、SK Hynix です。)
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- CoWoS-S「標準アーキテクチャ」（STAR）
CoWoS-S の一般的な設計実装は、単一の SoC と複数の高帯域幅メモリ (HBM) ダイ スタックの統合です。 ロジック ダイと HBM2E (第 2 世代) スタック間のデータ バス幅は非常に大きく、つまり 1024 ビットです。
RDL を介して HBM スタックを SoC に接続するためのルーティングとシグナル インテグリティの課題はかなりのものです。 TSMC は、エンジニアリング開発と電気解析スケジュールを促進するために、いくつかの標準 CoWoS-S 設計構成をシステム会社に提供しています。 以下の図は、2 ～ 6 個の HBM2E スタックのさまざまな CoWoS-S オプションの一部を示しています。
TSMC は、2021 年にはこれらの標準設計実装の高い採用率が予想されます。
- 新しいTIM材料
サーマル インターフェイス マテリアル (TIM) 薄膜は一般に、アクティブ ダイから周囲環境までの総熱抵抗を低減するために、先進的なパッケージに組み込まれています。 (非常に高出力のデバイスの場合、通常 XNUMX つの TIM 材料層が適用されます。XNUMX つはダイとパッケージの蓋の間の内層で、もう XNUMX つはパッケージとヒートシンクの間です。)
より大きなパッケージ構成による消費電力の増加に対応して、TSMC 先進パッケージング R&D チームは、以下に示すように、新しい内部 TIM 材料オプションを追求しています。
- アドバンスト・パッケージング（AP）製造能力の拡大
3DFabric パッケージの完全な導入の増加を見越して、TSMC は、以下に示すように、高度なパッケージング (AP) の製造能力の拡大に多額の投資を行っています。
TSMC の 3DFabric テクノロジーの詳細については、こちらを参照してください。 .
-チップガイ
