高速有線送信機の設計上の課題

サマド・パレク、ノーマン・ハイ著

クラウドやハイパースケール データ センターでの接続だけでなく、より高帯域幅のネットワーキング機器の必要性により、スイッチ テクノロジーの 25T (テラバイト) から 50T、そして間もなく 100T への移行が推進されています。業界は、今日の 112G SerDes テクノロジーと 224Gb/s で動作するように設計されている次世代アーキテクチャを使用して、スイッチ市場を牽引するためにイーサネットを選択しました。これらのデータ レートは、SerDes トランシーバー全体に大きな課題をもたらします。この記事では、マルチプレクサ アーキテクチャの選択、イコライザの設計、データ シリアル化レート、適切な出力ドライバの選択、信号整合性の確保など、高速トランスミッタに課せられる課題のいくつかを検討します。

シリアル化と多重化の課題

まずは有線送信機の全体構造の紹介から始めましょう。送信機 (TX) は、複数の低レートの並列データ ストリームを受け取り、それらを 1 つの高レート データ ストリームにシリアル化し、相手側でデータが認識できるようにチャネル経由で送信します。

図 1: TX のブロック図。

データはまず一連のマルチプレクサ (MUX) に入り、データ ストリームが 112 つになるまで、連続する各ステージで入力の数が半分になり、出力のデータ レートが 64 倍になります。シリアル化する必要がある 1.75Gb/s で動作する 1 個の入力がある XNUMXGb/s のケースを考えてみましょう。 CMOS ロジックは最初の数段として使用できますが、後段は CML ベース (電流モード ロジック) にして、電力速度のトレードオフを満たすためにより高いスイッチング速度に対応できます [XNUMX]。

フルレート TX アーキテクチャを以下に示します。

図 2: フルレート TX アーキテクチャ。

最後のフリップフロップ (FF) には、厳しいタイミングとクロック要件があります。ただし、チェーンが上がるにつれてクロックが分割され、タイミング要件も緩和されます。図 2 では、シリアル化ステージは 2 ラッチの 1:XNUMX MUX として示されており、この特定の MUX 構造はシリアライザー ステージまで継続できます。ただし、XNUMX ラッチ MUX、XNUMX ラッチ MUX、ラッチなし MUX、またはこれらの回路の組み合わせなど、他の MUX アーキテクチャも使用できます。

高速送信機の等化技術

データをシリアル化した後、通信チャネルの周波数依存の損失を補償するためにデータを等化する必要があります。最も一般的に、このイコライゼーションは離散時間フィードフォワード イコライザー (FFE) を使用して実行されます。離散時間 FFE アーキテクチャには、低ノイズ増幅、プリカーサーをキャンセルしてタップの重みを正確に制御する機能、およびオンチップでの回路実現の観点からの効率という利点があります。下の図 3 は、 PrimeWave 設計環境 FFE が閉じた目をどのように均等化できるかについて説明します。

図 3: でシミュレートされた FFE イコライゼーション後のオープン アイを示す FFE の例 プライムシム.

業界は時間の経過とともに、図 4 に示すように、変調と FFE イコライゼーションがデジタル ドメインで行われる、より柔軟な DSP-DAC ベースのアーキテクチャに移行してきました。

図 4: アナログ vs. DSP ベースの TX アーキテクチャ。

TX DAC 解像度は、さまざまなプロトコルに指定されている FFE 解像度によって決まります。イーサネット アプリケーションの場合、DAC 分解能は約 7 ビットで、バイナリまたは温度計コード化スライス、またはその両方の組み合わせとして実装できます。設計上の決定は、直線性、出力容量、面積、消費電力の間のトレードオフによって決まります。

データシリアル化レートの選択肢: ハーフレート、クォーターレート、およびオクタルレート

最終的なデータのシリアル化レートの選択は、設計上の非常に重要な決定です。レートが高いほどクロック速度の要件が緩和され、クロック フェーズの数が増加し、マルチプレクサの出力容量が増加する代わりに消費電力が削減されます。図 5 に示すハーフレート TX アーキテクチャでは、最後のフリップフロップが削除され、分周されたクロックの両方の位相が利用されます。

図 5: ハーフレート TX アーキテクチャ。

ただし、これら 6 つのフェーズのデューティ サイクルは、最終出力アイの品質に影響します。このハーフレート アーキテクチャの概念は、100 分の XNUMX または XNUMX レートの MUX に拡張できます。設計選択のトレードオフを図 XNUMX に示します。最近の研究によると、XNUMXGb/s トランスミッタはクロック要件が緩和されているため、クォーター レート アーキテクチャを利用しています。

図 6: データレートとクロック周波数の関係。

マルチプレクサの出力ドライバ オプションの比較: 電流モード ロジックとソース直列終端

MUX からの最終出力は、消費電力を抑えながら、チャネル損失を補償するのに十分な振幅でチャネル全体に駆動される必要があります。出力ドライバには主に 7 つの選択肢があります。電流モード ロジック (CML) とソース直列終端 (SST) とも呼ばれる電圧モード ロジック (VML) です。これらを図 1 に示します。ドライバの長所と短所をまとめます。表XNUMXにあります。

図 7: CML および SST ベースのドライバー。

表 1: CML ベースのドライバーと SST ベースのドライバーの比較。

シグナルインテグリティの最適化

パッド マッチング ネットワーク (PMN) は、出力アイの信号整合性にとって非常に重要です。単純な T コイルとパイ コイルは 50 GHz 未満のアプリケーションで使用されてきましたが、100 Gb/sa を超えるデータ レートでは 9^th 図 8 に示すように、通常、ドライバー、ESD、および出力パッド容量を分離するために、オーダー LC ネットワークが使用されます。この配置により、理論的には出力帯域幅が 2.8 倍に拡張されます。設計は帯域幅、リターンロス、群遅延について最適化する必要があり、多くの場合、ダイとパッケージの広範な 3D 電磁モデリングとシミュレーションが必要になります。これは、 シノプシス カスタム デザイン プラットフォーム.

図 8: パッドマッチングネットワーク。

シノプシス 224G および 112G イーサネット IP

業界トップのプロバイダーとして 高速SerDes IP, シノプシスは、最先端のパワー、パフォーマンス、エリアを備えた包括的なポートフォリオを提供しており、設計者がハイパフォーマンス コンピューティング SoC の効率的な接続要件を満たすことができます。シノプシスの設計チームは、800G/1.6T 高性能コンピューティング SoC によって課せられる設計上の課題を解決するさまざまな新しい方法を開発しました。 224G イーサネット PHY IP & 112G イーサネット PHY IP。半日プレゼンテーションを行う ISACS 2023 にご参加ください。 チュートリアル このトピックに関するさらに詳しい議論については、こちらをご覧ください。

Noman Hai は、シノプシスの IP ソリューション グループのアナログ設計チームのマネージャーです。

参照

[1] B. Razavi、「Breaking the Speed-Power Tradeoffs in Broadband Circuits: Reviewing design Techniques for transceivers up to 56 GHz」、IEEE Nanotechnology Magazine、vol. 16、いいえ。 3、6-15 ページ、2022 年 10.1109 月、土井: 2022.3160770/MNANO.XNUMX。

• SEO を活用したコンテンツと PR 配信。 今日増幅されます。
• プラトアイストリーム。 Web3 データ インテリジェンス。 知識増幅。 こちらからアクセスしてください。
• 未来を鋳造する w エイドリエン・アシュリー。 こちらからアクセスしてください。
• 情報源： https://semiengineering.com/design-challenges-of-high-speed-wireline-transmitters/