אתגרי עיצוב של משדרים קוויים מהירים

אתגרי עיצוב של משדרים קוויים מהירים

חותמת זמן: 27 באפריל 2023 3:08
צומת המקור: 2613231

מאת סמאד פרך ונומן חי

הצורך בציוד רשת ברוחב פס גבוה יותר, כמו גם בקישוריות במרכזי הנתונים בענן וב-Hyperscale מניע את המעבר של טכנולוגיית המתגים מ-25T (טרה-בייט) ל-50T ובקרוב ל-100T. התעשייה בחרה ב-Ethernet להניע את שוק המתגים, תוך שימוש בטכנולוגיית 112G SerDes כיום ובארכיטקטורות מהדור הבא שמתוכננות לפעול במהירות של 224Gb/s. קצבי נתונים אלה מציבים אתגרים קיצוניים על כל מקלט ה-SerDes. מאמר זה יבחן כמה מהאתגרים המונחים על משדרים מהירים, לרבות בחירת ארכיטקטורות מרובה, עיצוב אקולייזרים, קצבי סדרת נתונים, בחירת דרייבר המוצא המתאים והבטחת שלמות האות.

אתגרי סריאליזציה וריבוי

נתחיל עם הקדמה של המבנה הכללי של משדר קווי. המשדר (TX) לוקח זרמי נתונים מקבילים מרובים בקצב נמוך יותר, מסדר אותם לזרם נתונים בודד בקצב גבוה יותר, ומשדר אותו דרך הערוץ בצורה כזו שניתן לזהות את הנתונים בקצה השני.

איור 1: דיאגרמת בלוקים של TX.

הנתונים נכנסים תחילה לסדרה של מרבבים (MUX) כאשר כל שלב עוקב מפחית בחצי את מספר הכניסות ומכפיל את קצב הנתונים במוצא עד שיש זרם נתונים אחד. קחו בחשבון את המקרה של 112Gb/s שבו יש 64 כניסות הפועלות במהירות 1.75Gb/s שיש לבצע בהסדרה. בעוד שניתן להשתמש בלוגיקת CMOS כשלבים הראשונים, השלבים האחרונים עשויים להיות מבוססי CML (לוגיקה במצב נוכחי) כדי להתאים למהירויות המיתוג הגבוהות יותר כדי לספק את החלפת מהירות ההספק [1].

ארכיטקטורת TX בקצב מלא מוצגת להלן.

איור 2: ארכיטקטורת TX בקצב מלא.

לכפכף הסופי (FF) יש דרישות תזמון ושעון קפדניות. עם זאת, ככל שאנו עולים בשרשרת השעון מתפצל ודרישות התזמון נרגעות גם כן. באיור 2, שלבי ההסדרה מוצגים כ-MUX עם חמישה תפסים 2:1 ומבנה ה-MUX הספציפי הזה יכול להמשיך למעלה בשלבי הסידרה. עם זאת, ארכיטקטורות MUX אחרות זמינות כולל MUX עם שלושה בריח, MUX בריח אחד, MUX ללא תפס, או שילוב של מעגלים אלה.

טכניקות שיוויון עבור משדרים מהירים

לאחר סידור הנתונים, יש להשוות אותם כדי לפצות על האובדן תלוי התדר של ערוץ התקשורת. בדרך כלל השוויון הזה מבוצע תוך שימוש ב-FFE (Feed Forward Equalizer בזמן דיסקרטי). לארכיטקטורות FFE בזמן דיסקרטי יש יתרון של הגברה נמוכה של רעש, יכולת לבטל סמנים מוקדמים ולשלוט במדויק במשקלי הברז, ויעילות במונחים של מימוש מעגל על-שבב. איור 3 להלן מציג צורת גל משורטטת ב- סביבת עיצוב PrimeWave כיצד FFE יכול להשוות עין עצומה.

איור 3: דוגמה של FFE המציגה עין פתוחה לאחר איזון FFE המדומה ב PrimeSim.

התעשייה עברה עם הזמן לארכיטקטורות גמישות יותר, מבוססות DSP-DAC, שבהן אפנון ואקון FFE נעשים בתחום הדיגיטלי, כפי שמוצג באיור 4.

איור 4: ארכיטקטורת TX מבוססת אנלוגי לעומת DSP.

רזולוציית ה-TX DAC מוכתבת על ידי רזולוציית FFE המצוינת עבור פרוטוקולים שונים. עבור יישומי Ethernet, רזולוציית ה-DAC היא כ-7 סיביות וניתן ליישם אותה כפרוסות מקודדות בינאריות או מדחום, או שילוב של שניהם. החלטת התכנון היא הפשרה בין ליניאריות, קיבול פלט, שטח וצריכת חשמל.

אפשרויות בחירה של קצב סידור נתונים: חצי קצב, רבע קצב וקצב אוקטלי

בחירת קצב הסדרת הנתונים הסופי היא החלטה עיצובית חשובה מאוד שכן קצב גבוה יותר מרגיע את דרישת מהירות השעון ומפחית את צריכת החשמל על חשבון מספר גבוה יותר של שלבי שעון וקיבול מוצא מוגבר של מרובה. באיור 5 מוצגת ארכיטקטורת TX בחצי קצב, אשר מסירה את הכפכף הסופי ומנצלת את שני השלבים של השעון המחולק.

איור 5: ארכיטקטורת TX בשיעור חצי.

עם זאת, מחזור העבודה של שני שלבים אלה משפיע על איכות עין הפלט הסופית. ניתן להרחיב את הרעיון הזה של ארכיטקטורת חצי קצב ל-MUX של קצב רבע או אוקטלי. החלפת הבחירה בעיצוב מוצגת באיור 6. בהתבסס על מחקר עדכני, משדרי 100Gb/s משתמשים בארכיטקטורה של רבע קצב עקב דרישות רגועות בשעונים.

איור 6: קצב נתונים לעומת תדר שעון.

השוואת אפשרויות מנהלי התקן פלט עבור מרבים: Current Mode Logic לעומת Source-Series Terminated

התפוקה הסופית מה-MUX חייבת להיות מונעת על פני הערוץ עם תנופה מספקת כדי לפצות על הפסדי ערוץ, כל זאת תוך שמירה על צריכת החשמל. יש בעיקר שתי אפשרויות עבור מנהל ההתקן של הפלט: Current Mode Logic (CML) ו-Voltage Mode Logic (VML), הנקראים גם Source-Series Terminated (SST), המוצגות באיור 7. היתרונות והחסרונות של הדרייברים מסוכמים בטבלה 1.

איור 7: מנהלי התקנים מבוססי CML ו-SST.

טבלה 1: השוואת מנהלי התקנים מבוססי CML לעומת SST.

מיטוב שלמות האות

ה-Pad Matching Network (PMN) חשוב מאוד לשלמות האות של עין הפלט. למרות שסלילי T פשוטים ו-pi-סלילים היו בשימוש ביישומים של פחות מ-50GHz, עבור קצבי נתונים גבוהים מ-100Gb/s ל-9th רשת LC order משמש בדרך כלל כדי לבודד את הדרייבר, ESD וקיבול משטח הפלט, כפי שמוצג באיור 8. סידור זה מרחיב באופן תיאורטי את רוחב הפס הפלט בפקטור של 2.8x. העיצוב צריך להיות אופטימלי עבור רוחב פס, אובדן החזר ועיכוב קבוצתי, ולעתים קרובות דורש מודלים אלקטרומגנטיים תלת מימדיים נרחבים וסימולציה של תבנית וחבילה, המתאפשרת באמצעות פלטפורמת עיצוב מותאם אישית של Synopsys.

איור 8: רשת התאמת פדים.

Synopsys 224G & 112G Ethernet IP

כספקית המובילה בתעשייה של SerDes IP במהירות גבוהה, Synopsys מציעה פורטפוליו מקיף עם כוח, ביצועים ושטח מובילים, המאפשרים למעצבים לעמוד בדרישות הקישוריות היעילות של SoCs מחשוב בעלי ביצועים גבוהים. צוותי התכנון של Synopsys פיתחו שיטות חדשות שונות לפתרון אתגרי התכנון המוטלים על ידי 800G/1.6T מחשוב SoCs בעלי ביצועים גבוהים עם 224G Ethernet PHY IP ו 112G Ethernet PHY IP. הצטרפו אלינו ל-ISACS 2023 בו נציג חצי יום הדרכה לדיון מעמיק יותר בנושא זה.

נומן חי הוא מנהל צוות העיצוב האנלוגי בקבוצת פתרונות IP ב-Synopsys.

התייחסות

[1] B. Razavi, "לשבור את הפערים בין מהירות-כוח במעגלי פס רחב: סקירת טכניקות עיצוב עבור מקלטי משדר עד 56 גיגה-הרץ," במגזין IEEE Nanotechnology, כרך. 16, לא. 3, עמ' 6-15, יוני 2022, דואי: 10.1109/MNANO.2022.3160770.

בול זמן:

עוד מ הנדסה למחצה