Chiplets Open Pandora's Box - Semiwiki

הועלה מחדש על ידי אפלטון

עוקב: 0

צ'יפלט

צ'יפלטים פישטו תחום עיצוב אחד אך פתחו את תיבת הפנדורה בחזית אחרת. מורכבות הסימולציה של כל אחד מהם שבב הוא נמוך יותר, אך כעת החיבור בין שבב לצ'יפלט הפך למורכב. אנשים מתנסים עם פרוטוקולי חיבור שונים, וריאציות של UCIe, שינוי הגדרות UCIe, מהירויות ממשק, מספר שכבות פיזיות וכדומה. כעת הוסף סטנדרטים מדור קודם כמו AXI, פרוטוקולים חדשים כמו PICe6.0 וקוהרנטיות מטמון לתערובת.

בסך הכל, זה יוצר סט חדש לגמרי של ניסויים. כזה שעבורו האמולציה המסורתית ודוגמנות RTL לא יעבדו. תחילה עליך להשקיע מאמץ בשינוי בארכיטקטורה, לא רק בבחירת רכיבים. משמעות הדבר היא שתצטרך לבצע ניתוח תעבורה, חלוקת אפליקציות, גודל מערכת והשפעה של סוגים שונים של שכבות פיזיות. כמו כן, בהתאם ליישום המדד יהיה שונה מאוד.

מפרט ה-UCIe חדש ואין אמות מידה ברורות. כמו כן, מפרט UCIe מספק הנחיות רק לגבי זמן השהייה והספק. שתיהן דרישות מחמירות. המשמעות היא שמחקר כוח-ביצועים-אזור הוא נמנע. מכיוון שיש לך המרת פרוטוקול-פרוטוקול-פרוטוקול כגון PCIe 6.0 ל-UCIe ל-AXI, הגדרת המודלים מורכבת.

פתרון אחד הוא להסתכל על מודלים של מערכת באמצעות VisualSim החל מ- מיראביליס לְעַצֵב. לאחרונה הם השיקו מודל IP ברמת מערכת UCIe וידגימו מספר מקרי שימוש של החיבור בין פסגת צ'יפלט. כדי להדריך את המעצבים, הם פרסמו מדריך עם המון מקרי שימוש, תוצאות צפויות של ביצועי כוח ואפשרויות אופטימיזציה. יש להם גם מצגת נייר וגם דוכן בפסגה. אני מקווה לראות אותך שם!

כמו כן, הנה הקישור למאמר שאנשים יכולים להשיג: מודל ביצועים של מערכת מחשוב הטרוגנית המבוססת על ארכיטקטורת UCIe Interconnect

תקציר:

עיצובי השבבים המורכבים של היום בצמתים מובילים מורכבים בדרך כלל ממספר קוביות (או שבבים). הגישה מאפשרת תבניות מיצרנים או תהליכים שונים, כמו גם IP לשימוש חוזר. מעצבים צריכים מודל ברמת המערכת כדי להעריך יישומים שונים של מצבים מורכבים כאלה.

מערכת לדוגמה מורכבת מצ'יפלט קלט/פלט, שבבי ליבה בהספק נמוך, שבפל ליבה בעל ביצועים גבוהים, שבבי אודיו-וידאו וצ'יפלט אנלוגי, המחוברים ביניהם באמצעות תקן Universal Chiplet Interconnect Express (UCIe).

הצוות שלנו שקל מספר תרחישים ותצורות, כולל חבילות מתקדמות וסטנדרטיות, פרופילי תנועה ומשאבים מגוונים וטיימר להרחבת טווח ההגעה ולהערכת אירועים בזמן קצוב. זיהוי החוזקות והחולשות של חיבור UCIe עבור יישומי משימה עזר לנו להשיג את התצורה האופטימלית עבור כל תת-מערכת כדי לעמוד בדרישות הביצועים, הכוח והפונקציונליות.

אודות Mirabilis Design Inc.

Mirabilis Design היא חברת תוכנה מעמק הסיליקון, המספקת פתרונות תוכנה והדרכה לזיהוי וביטול סיכונים במפרט המוצר, חיזוי מדויק של משאבי האנוש והזמן הנדרשים לפיתוח המוצר, ושיפור התקשורת בין הנדסה מגוונת.
צוותים.

VisualSim Architect משלב קניין רוחני, מידול ברמת המערכת, סימולציה, ניתוח סביבה ותבניות יישומים כדי לשפר משמעותית את בניית המודל, הדמיה, ניתוח ואימות RTL. הסביבה מאפשרת למעצבים להתכנס במהירות לעיצוב העונה על מערך מגוון של דרישות זמן והספק תלויות הדדית. נעשה בו שימוש מוקדם מאוד בתהליך התכנון במקביל (וכעזר ל) המפרט הכתוב ולפני יישום (לדוגמה, RTL, קוד תוכנה או סכימה) של המוצר.