Analisi della rete di alimentazione nella progettazione DRAM

Ripubblicato da Platone

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La mia carriera nella progettazione di circuiti integrati è iniziata con la progettazione di DRAM nel 1978, quindi ho tenuto d'occhio gli sviluppi in quest'area della progettazione della memoria per notare le sfide di progettazione, gli aggiornamenti dei processi e le innovazioni lungo il percorso. Synopsys ha ospitato a simposio sulla tecnologia della memoria nel novembre 2022, e ho avuto la possibilità di assistere a una presentazione degli ingegneri SK hynix, Tae-Jun Lee e Bong-Gil Kang. I chip DRAM hanno raggiunto un'elevata capacità e una velocità dati elevata di 9.6 gigabit al secondo, come il recente LPDDDDR5T annuncio del 25 gennaio Le velocità dei dati possono essere limitate dall'integrità del Power Delivery Network (PDN), tuttavia l'analisi di una DRAM full-chip con PDN rallenterà troppo i tempi di simulazione.

La larghezza di banda massima della memoria per canali x64 ha mostrato una crescita costante in diverse generazioni:

DDR1, 3.2 GB/s con alimentazione a 2.5 V
DDR2, 6.4 GB/s con alimentazione a 1.8 V
DDR3, 12.8 GB/s con alimentazione a 1.5 V
DDR4, 25.6 GB/s con alimentazione a 1.2 V
DDR5, 51.2 GB/s con alimentazione a 1.1 V

Una grande sfida nel raggiungere questi aggressivi obiettivi temporali è controllare i problemi di caduta parassita IR causati durante il layout IC dell'array DRAM, e mostrato di seguito è un grafico della caduta IR in cui il colore rosso è un'area di massima caduta di tensione, che a sua volta rallenta le prestazioni della memoria.

Diagramma di caduta IR min — Grafico di caduta IR dell'array DRAM

I parassiti estratti per un IC vengono salvati in un formato di file SPF e l'aggiunta di questi parassiti per il PDN a una netlist SPICE fa sì che il simulatore di circuito rallenti di un fattore 64X, mentre il numero di elementi RC parassiti aggiunti dal PDN è 3.7 volte in più rispetto ai soli parassiti del segnale.

In SK hynix hanno escogitato un approccio pragmatico per ridurre i tempi di esecuzione della simulazione durante l'utilizzo di Prime Sim™ Pro simulatore di circuito su netlist SPF incluso il PDN utilizzando tre tecniche:

Partizionamento della netlist tra Potenza e altri Segnali
Riduzione degli elementi RC nella PDN
Controllo della tolleranza degli eventi di simulazione

PrimeSim Pro utilizza il partizionamento per dividere la netlist in base alla connettività e, per impostazione predefinita, il PDN e altri segnali si combinano per formare partizioni molto grandi, che a loro volta rallentano troppo i tempi di simulazione. Ecco come appariva la partizione più grande con le impostazioni predefinite del simulatore:

Partizione più grande Prima di min — Partizione più grande, impostazioni predefinite

Un'opzione in PrimeSim Pro (primesim_pwrblock) è stato utilizzato per ridurre le dimensioni della partizione più grande, separando il PDN dagli altri segnali.

Partizione più grande dopo min — Partizione più grande, utilizzando l'opzione: primesim_pwrblock

Il PDN estratto in formato SPF conteneva troppi elementi RC, che rallentavano i tempi di esecuzione della simulazione del circuito, quindi è stata chiamata un'opzione primesim_postl_rcred è stato utilizzato per ridurre la rete RC, preservando allo stesso tempo la precisione. L'opzione di riduzione RC è stata in grado di ridurre il numero di elementi RC fino al 73.9%.

I simulatori di circuiti come PrimSim Pro utilizzano la matematica delle matrici per risolvere la corrente e le tensioni nelle partizioni della netlist, quindi il tempo di esecuzione è direttamente correlato alla dimensione della matrice e alla frequenza con cui un cambiamento di tensione richiede il ricalcolo. L'opzione simulatore primesim_evtgrid_for_pdn è stato utilizzato e riduce il numero di volte che una matrice deve essere risolta ogni volta che ci sono piccoli cambiamenti di tensione nella PDN. Il grafico sottostante mostrato in viola ha una X in ogni momento in cui la risoluzione della matrice nella PDN era richiesta per impostazione predefinita, quindi mostrati in bianco sono triangoli in ogni momento in cui la risoluzione della matrice viene utilizzata con l'opzione simulatore. I triangoli bianchi si verificano molto meno frequentemente delle X viola, consentendo velocità di simulazione più elevate.

Potenza Controllo eventi min — Power Event Control, utilizzando l'opzione: primesim_evtgrid_for_pdn

Un'ultima opzione del simulatore FineSim Pro utilizzata per ridurre i tempi di esecuzione era primesim_pdn_event_control=a:b, e funziona applicando una fonte di alimentazione ideale per a:b, con conseguente minore calcolo della matrice per la PDN.

I miglioramenti del runtime di simulazione utilizzando tutte le opzioni di FineSim Pro combinate sono stati un aumento della velocità di 5.2 volte.

Sommario

Gli ingegneri di SK hynix hanno utilizzato i simulatori di circuiti FineSim e PrimeSim per l'analisi nei loro progetti di chip di memoria. L'utilizzo di quattro opzioni in PrimeSim Pro ha fornito miglioramenti della velocità sufficienti per consentire l'analisi PDN full-chip con parassiti SPF inclusi. Mi aspetto che Synopsys continui a innovare e migliorare la propria famiglia di simulatori di circuiti per affrontare le crescenti sfide dei chip di memoria e di altri stili di progettazione di circuiti integrati.