Punti salienti del TSMC Technology Symposium 2021 – Packaging

Il recente Simposio sulla tecnologia di TSMC ha fornito numerosi annunci relativi alle loro offerte di imballaggi avanzati.

Generale

Tessuto 3D^TM

L'anno scorso, TSMC ha unito le proprie offerte di pacchetti 2.5D e 3D in un unico marchio onnicomprensivo: Tessuto 3D.

Tecnologia del pacchetto 2.5D – CoWoS

Le opzioni di packaging 2.5D sono suddivise nelle famiglie CoWoS e InFO.

Il “tradizionale” chip-on-wafer-on-substrato con interpositore di silicio per la connettività dello strato di ridistribuzione die-to-die (RDL) festeggia il suo decimo anno di produzione in grandi volumi.

L'opzione CoWoS-R sostituisce il (costoso) interposer di silicio che copre l'estensione dell'area di posizionamento del die 2.5D con un interposer di substrato organico. Il compromesso per CoWoS-R è il passo di linea meno aggressivo per le interconnessioni RDL – ad esempio, passo 4um sull'organico, rispetto al passo sub-um per CoWoS-S.

Tra le opzioni interpositore in silicio –S e organico –R, la famiglia TSMC CoWoS include un'aggiunta più recente, con un ponte in silicio “locale” per l'interconnessione (a portata ultracorta) tra i bordi del die adiacenti. Questi nastri di silicio sono incorporati in un substrato organico, fornendo sia connessioni USR ad alta densità (con passo L/S stretto) sia le caratteristiche di interconnessione e distribuzione dell'alimentazione di fili e piani (spessi) su un substrato organico.

Si noti che CoWoS è designato come un flusso di assemblaggio “chip last”, con il die collegato all'interpositore fabbricato.

• Tecnologia del pacchetto 2.5D – Info

InFO utilizza una matrice (singola o multipla) su un supporto che viene successivamente incorporata in un wafer ricostituito di composto per stampaggio. L'interconnessione RDL e gli strati dielettrici vengono successivamente fabbricati sul wafer, un flusso di processo "chip-first". L'InFO a die singolo fornisce un'opzione di conteggio elevato di bump, con i fili RDL che si estendono verso l'esterno dall'area del die, ovvero una topologia "fan-out". Come illustrato di seguito, le opzioni della tecnologia InFO multi-die includono:

• • InFO-PoP: “pacchetto su pacchetto”
  • InFO-oS: “Assemblaggio Info su substrato”

• Tecnologia di imballaggio 3D – SoIC

I package 3D sono associati alla piattaforma SoIC, che utilizza die impilati con incollaggio diretto dei pad, con orientamento faccia a faccia o faccia a retro, indicato come chip-on-wafer SoIC. I vias in silicio (TSV) forniscono la connettività attraverso un die nello stack 3D.

La tabella di marcia per lo sviluppo del SoIC è illustrata di seguito: ad esempio, le configurazioni del die N7 su N7 saranno qualificate nel 4Q21.

Annunci di nuove tecnologie di imballaggio

Ci sono stati diversi annunci chiave al Simposio di quest’anno.

• dimensione massima del pacchetto e miglioramenti RDL

La richiesta di un numero maggiore di die 2.5D integrati in un unico package determina la necessità di fabbricazione di RDL su un'area più ampia, sia su un interposer che sul wafer ricostituito. TSMC ha continuato ad estendere lo “stitching” delle interconnessioni oltre la dimensione massima del reticolo di esposizione singola. Allo stesso modo, sono necessari strati RDL aggiuntivi (con passo del filo aggressivo).

La tabella di marcia per pacchetti di dimensioni maggiori e livelli RDL include:

• • CoWoS-S: reticolo 3X (qualificato da YE'2021)
  • CoWoS-R: reticolo 45X (3X nel 2022), 4 strati RDL sul substrato organico (W/S: 2um/2um), in qualifica di affidabilità utilizzando un SoC + 2 die stack HBM2
  • CoWoS-L: veicolo di prova per la valutazione dell'affidabilità con dimensioni del reticolo 1.5X, con 4 bridge di interconnessione locale tra 1 SoC e 4 die stack HBM2
  • InFO_oS: reticolo 5X (51 mm x 42 mm, su un pacchetto 110 mm x 110 mm), 5 strati RDL (W/S: 2um/2um), attualmente in fase di valutazione dell'affidabilità

La figura seguente illustra una potenziale configurazione InFO_oS, con il die logico circondato da chiplet SerDes I/O, a supporto di uno switch di rete ad alta velocità/alto raggio.

• • Informazioni_B (in basso)

La configurazione InFO_PoP mostrata sopra raffigura un assieme InFO con un modulo DRAM collegato sulla parte superiore, con collegamenti tra gli strati di interconnessione DRAM e RDL.

TSMC sta modificando questa offerta InFO_PoP per consentire il completamento dell'assemblaggio del pacchetto (LPDDR DRAM) presso un produttore/OSAT a contratto esterno, un'opzione indicata con InFO_B, come mostrato di seguito.

Di conseguenza, TSMC ha esteso la “Piattaforma Open Innovation” per includere partner 3DFabric qualificati per l’assemblaggio finale di InFO_B. (Attualmente, le società partner di 3DFabric sono: Amkor Technology, ASE Group, Integrated Service Technology e SK Hynix.)

• • CoWoS-S “architettura standard” (STAR)

Un'implementazione progettuale prevalente per CoWoS-S è l'integrazione di un singolo SoC con più die stack HBM (High-Bandwidth Memory). La larghezza del bus dati tra il die logico e gli stack HBM2E (2a generazione) è molto ampia, ovvero 1024 bit.

Le sfide relative all'instradamento e all'integrità del segnale per connettere gli stack HBM al SoC tramite RDL sono considerevoli. TSMC fornisce alle aziende di sistemi diverse configurazioni di progettazione CoWoS-S standard per accelerare lo sviluppo tecnico e i programmi di analisi elettrica. La figura seguente illustra alcune delle diverse opzioni CoWoS-S, che vanno da 2 a 6 stack HBM2E.

TSMC prevede un elevato tasso di adozione di queste implementazioni di progettazione standard nel 2021.

• nuovi materiali TIM

Una pellicola sottile di materiale di interfaccia termica (TIM) è comunemente incorporata in un package avanzato, per contribuire a ridurre la resistenza termica totale dal die attivo all'ambiente ambiente. (Per i dispositivi ad altissima potenza, vengono comunemente applicati due strati di materiale TIM: uno strato interno tra il die e il coperchio della confezione e uno tra la confezione e il dissipatore di calore.)

In risposta alla maggiore dissipazione di potenza delle configurazioni di package più grandi, il team di ricerca e sviluppo del packaging avanzato di TSMC sta perseguendo nuove opzioni di materiali interni TIM, come illustrato di seguito.

• espansione della capacità produttiva di imballaggi avanzati (AP).

In previsione di una maggiore adozione dell’intera gamma di imballaggi 3DFabric, TSMC sta investendo in modo significativo nell’espansione della capacità produttiva di imballaggi avanzati (AP), come illustrato di seguito.

Per ulteriori informazioni sulla tecnologia 3DFabric di TSMC, segui questo link.

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