Sviluppo di ReRAM come memoria su chip di nuova generazione per l'apprendimento automatico, l'elaborazione delle immagini e altre applicazioni CPU avanzate

Nel funzionamento dei moderni dispositivi CPU, dall'80% al 90% del consumo energetico e dei ritardi temporali sono causati dallo spostamento dei dati tra la CPU e la memoria esterna al chip. Per alleviare questo problema di prestazioni, i progettisti stanno aggiungendo ulteriore memoria su chip alle loro CPU. Tradizionalmente, la SRAM è stata il tipo di memoria CPU su chip più utilizzata. Sfortunatamente, la SRAM è attualmente limitata a una dimensione di centinaia di megabyte. Questo vincolo di memoria su chip potrebbe essere insufficiente per le applicazioni all'avanguardia.

Le future applicazioni della CPU, come la programmazione del modello linguistico AI e l'elaborazione delle immagini per video UHD 8K, richiederanno una larghezza di banda di accesso alla memoria I/O nell'ordine di 10 terabyte/sec. Per soddisfare questi requisiti di larghezza di banda, la memoria della CPU su chip dovrà avere una dimensione superiore a 1 terabyte. Potrebbe essere necessaria un'alternativa SRAM per soddisfare questi futuri requisiti di memoria su chip. Una possibile soluzione a questo problema sarebbe quella di utilizzare la memoria ad accesso casuale resistivo (ReRAM). [1,2,3]

Un dispositivo ReRAM è una cella di memoria non volatile che contiene materiali memristor. Questi materiali fungono da isolante dielettrico. Quando viene applicata una tensione sufficientemente elevata si forma un percorso di conduzione. I materiali di memoria tipici utilizzati come memristor includono HfO₂,Tà₂O₅e TiO₂. [4] Lo stato resistivo della cella di memoria può essere letto utilizzando circuiti elettronici per determinare se la cella di memoria è programmata o cancellata, identificando così lo stato del bit di memoria. Le celle di memoria ReRAM possono essere impilate verticalmente, come l'architettura 3D-NAND, per aumentare la densità di archiviazione.

In questo articolo, SEMulator3D Fabbricazione virtuale sarà utilizzato per l'individuazione del percorso dei processi e la visualizzazione di potenziali architetture ReRAM 3D. Stimeremo la resistenza della cella in funzione della forma della cella di memoria, insieme alle prestazioni Id-Vg del transistor di canale incorporato in un dispositivo ReRAM.

Un modello ReRAM 3D è mostrato nella Figura 1. Il dispositivo ha 64 strati di linee di parola (WL) con pilastri posizionati in una matrice distanziata esagonale. Le wordline sono formate con strati alternati di conduttori metallici e dielettrico di ossido. I pilastri vengono incisi attraverso il WL e quindi un sottile strato di materiale a memoria viene depositato sulle pareti laterali dei pilastri. Il materiale memory viene rimosso dalla parte inferiore e superiore dei pilastri, lasciando solo il materiale sulle pareti laterali del pilastro. I pilastri vengono poi riempiti con metallo refrattario e tungsteno.

Sotto gli strati dell'array ci sono contatti e interconnessioni metalliche alla sorgente, al drain e ai gate dei transistor a effetto di campo gate-all-around (GAA FET). Il drain del transistor si collega al pilastro dell'array di memoria e si combina con il circuito WL per fornire funzionalità a ciascuna cella di memoria.

La cella di memoria è costituita da due elettrodi metallici: la wordline metallica conduttrice e un elettrodo metallico refrattario (figura 2). Durante la simulazione del processo virtuale di questo dispositivo, utilizzeremo le variabili di processo per impostare e ripristinare il memristor. Una tensione applicata deliberatamente creerà percorsi conduttivi microscopici chiamati filamenti conduttivi. Quando vengono applicati segnali elettrici di polarità diverse, gli ioni carichi all'interno del memristor si muovono per formare (fissare) o dissolvere (ripristinare) il filamento conduttivo.

La resistenza del filamento conduttivo varia a diverse tensioni di programma. Lo stato di bassa resistenza è nell'intervallo di 10k ohm (impostato) e lo stato di alta resistenza è nell'intervallo di 1M ohm (ripristino). [5] Abbiamo sviluppato un modello virtuale per dimostrare le resistenze di commutazione di un dispositivo ReRAM 3D, con i risultati visualizzati nella figura 3. Lo stato ad alta resistività del memristor è una resistenza circa 100 volte superiore rispetto allo stato a bassa resistività.

È stato quindi eseguito un disegno virtuale di esperimenti (DOE) per comprendere meglio la correlazione tra il rapporto di resistenza della cella di memoria e la dimensione e la forma della cella di memoria. Le variabili dell'esperimento erano CD del pilastro, spessore WL e spessore del memristor. L'analisi dei risultati del DOE indica che il CD del pilastro e lo spessore del memristor hanno guidato la risposta più significativa. La Figura 4 mostra un diagramma del rapporto di resistenza della cella di memoria rispetto a queste due variabili. È stata riscontrata una variazione di 3 volte nella resistenza della cella di memoria per valori elevati di raggio del pilastro e spessore del memristor. Le differenze nella forma della cella di memoria nell'intervallo studiato non influenzeranno la capacità di leggere gli stati di memoria del memristor ma potrebbero influenzare la capacità di discernere gli stati del programma in un dispositivo multibit per cella.

Il memristor può essere programmato utilizzando una corrente < 0.10 uA e una tensione < 0.5 V. Queste impostazioni di tensione e corrente consentiranno ai memristor (memoria ReRAM) di integrarsi facilmente come memoria su chip in dispositivi logici avanzati. La simulazione del dispositivo SEMulator3D ha precedentemente dimostrato che un transistor under-array GAA FET dovrebbe essere in grado di pilotare la tensione e la corrente richieste dagli stati di impostazione e ripristino di una cella di memoria memristor. [6]

Due problemi principali dei moderni dispositivi CPU sono il consumo energetico e il tempo di ritardo causato dal movimento dei dati tra la CPU e la memoria esterna al chip. Aumentare la dimensione della memoria su chip potrebbe risolvere questi problemi. In questo studio, abbiamo utilizzato SEMulator3D per studiare l'integrazione di un'alternativa SRAM (ReRAM) per CPU per memoria su chip. Abbiamo utilizzato un modello virtuale per comprendere meglio le fasi del processo e i potenziali problemi di layout per le singole celle memristor. Abbiamo anche eseguito studi per esaminare gli stati di impostazione e ripristino del memristor e l'effetto delle dimensioni del dispositivo (forma e dimensione delle celle di memoria) sulla resistenza della linea di parola. Abbiamo evidenziato che la memoria on-board ReRAM può essere integrata con logica avanzata, utilizzando un'uscita elettrica a transistor GAA pFET per impostare e resettare le celle del memristor. Questi risultati confermano che la memoria resistiva ad accesso casuale (ReRAM) è un'alternativa promettente alla memoria SRAM integrata per future applicazioni logiche a larghezza di banda elevata.

Riferimenti

1. Lanza, Mario (2014). "Una revisione sulla commutazione resistiva nei dielettrici ad alto k: un punto di vista su scala nanometrica utilizzando il microscopio conduttivo a forza atomica". Materiali, vol. 7, numero 3, pp. 2155-2182, doi:10.3390/ma7032155.
2. N. Sedghi, et al, "Il ruolo del drogaggio dell'azoto in ALD Ta2O5 e la sua influenza sulla commutazione cellulare multilivello in RRAM", marzo 2017, Applied Physics Letters, DOI:10.1063/1.4978033
3. Y. Bai, et al, "Studio delle caratteristiche multilivello per la memoria di commutazione resistiva verticale 3D" Rapporti scientifici, volume 4, numero articolo: 5780 (2014)
4. Chen, YC, Sarkar, S., Gibbs, JG, Huang, Y., Lee, JC, Lin, CC e Lin, CH (2022). "Memoria resistiva bifunzionale nano a forma elicoidale per applicazioni di array di barre trasversali a bassa potenza.", ACS Applied Engineering Materials, 1(1), 252-257.
5. Y. Wu, et al, “Nanometer-Scale HfOx RRAM”, IEEE Electron Device Letters, volume: 34, numero: 8, agosto 2013), doi:10.1109/LED.2013.2265404
6. V. Sreenivasulu, et al, "Analisi del circuito e ottimizzazione di GAA Nanowire FET verso bassa potenza e alta commutazione", 11 novembre 2021, Informatica, doi:10.1007/s12633-022-01777-6.