Analisis Jaringan Pengiriman Daya dalam Desain DRAM

Karier desain IC saya dimulai dengan desain DRAM pada tahun 1978, jadi saya terus mengawasi perkembangan di bidang desain memori ini untuk mencatat tantangan desain, pembaruan proses, dan inovasi di sepanjang jalan. Sinopsis menghosting a simposium teknologi memori pada November 2022, dan saya berkesempatan menonton presentasi dari insinyur SK hynix, Tae-Jun Lee dan Bong-Gil Kang. Chip DRAM telah mencapai kapasitas tinggi dan kecepatan data cepat 9.6 gigabit per detik, seperti baru-baru ini LPDDDR5T pengumuman tgl 25 januari. Laju data dapat dibatasi oleh integritas Power Delivery Network (PDN), namun menganalisis DRAM chip penuh dengan PDN akan terlalu memperlambat waktu simulasi.

Bandwidth memori puncak per saluran x64 telah menunjukkan pertumbuhan yang stabil di beberapa generasi:

• DDR1, 3.2 GB/dtk dengan pasokan 2.5V
• DDR2, 6.4 GB/dtk dengan pasokan 1.8V
• DDR3, 12.8 GB/dtk dengan pasokan 1.5V
• DDR4, 25.6 GB/dtk dengan pasokan 1.2V
• DDR5, 51.2 GB/dtk dengan pasokan 1.1V

Tantangan besar dalam memenuhi target pengaturan waktu yang agresif ini adalah mengendalikan masalah penurunan IR parasit yang disebabkan selama tata letak IC susunan DRAM, dan ditunjukkan di bawah ini adalah plot penurunan IR di mana warna Merah adalah area penurunan tegangan tertinggi, yang pada gilirannya memperlambat kinerja memori.

Parasit yang diekstraksi untuk IC disimpan dalam format file SPF, dan menambahkan parasit ini untuk PDN ke netlist SPICE menyebabkan simulator sirkuit melambat dengan faktor 64X, sedangkan jumlah elemen RC parasit yang ditambahkan oleh PDN adalah 3.7X lebih dari sekadar parasitik sinyal.

Di SK hynix mereka datang dengan pendekatan pragmatis untuk mengurangi waktu simulasi saat menggunakan PrimeSim™ Pro simulator sirkuit pada netlist SPF termasuk PDN dengan menggunakan tiga teknik:

1. Mempartisi netlist antara Power dan Signal lainnya
2. Pengurangan elemen RC di PDN
3. Mengontrol toleransi kejadian simulasi

PrimeSim Pro menggunakan partisi untuk membagi netlist berdasarkan konektivitas, dan secara default PDN dan sinyal lainnya akan digabungkan untuk membentuk partisi yang sangat besar, yang pada gilirannya terlalu memperlambat waktu simulasi. Inilah tampilan partisi terbesar dengan pengaturan simulator default:

Opsi di PrimeSim Pro (primesim_pwrblock) digunakan untuk mengurangi ukuran partisi terbesar, memisahkan PDN dari sinyal lain.

PDN yang diekstraksi dalam format SPF memiliki terlalu banyak elemen RC, yang memperlambat waktu simulasi sirkuit, jadi sebuah opsi dipanggil primesim_postl_rcred digunakan untuk mengurangi jaringan RC, sekaligus menjaga akurasi. Opsi pengurangan RC mampu menurunkan jumlah elemen RC hingga 73.9%.

Simulator sirkuit seperti PrimSim Pro menggunakan matematika matriks untuk memecahkan arus dan voltase di partisi netlist, jadi runtime terkait langsung dengan ukuran matriks dan seberapa sering perubahan voltase memerlukan penghitungan ulang. Opsi simulator primesim_evtgrid_for_pdn digunakan, dan ini mengurangi berapa kali matriks perlu dipecahkan setiap kali ada perubahan voltase kecil di PDN. Bagan di bawah yang ditunjukkan dalam warna ungu memiliki X pada setiap titik waktu ketika pemecahan matriks dalam PDN diperlukan secara default, kemudian ditampilkan dalam warna putih adalah segitiga pada setiap titik waktu penyelesaian matriks digunakan dengan opsi simulator. Segitiga putih lebih jarang terjadi daripada X ungu, memungkinkan kecepatan simulasi yang lebih cepat.

Opsi simulator FineSim Pro terakhir yang digunakan untuk mengurangi waktu proses adalah primesim_pdn_event_control=a:b, dan bekerja dengan menerapkan sumber daya yang ideal untuk a:b, menghasilkan perhitungan matriks yang lebih sedikit untuk PDN.

Peningkatan runtime simulasi dengan menggunakan semua opsi FineSim Pro digabungkan adalah peningkatan kecepatan 5.2X.

Kesimpulan

Insinyur di SK hynix telah menggunakan simulator sirkuit FineSim dan PrimeSim untuk analisis dalam desain chip memori mereka. Menggunakan empat opsi di PrimeSim Pro telah memberikan peningkatan kecepatan yang cukup untuk memungkinkan analisis PDN chip penuh dengan parasit SPF disertakan. Saya berharap Synopsys akan terus berinovasi dan meningkatkan keluarga simulator sirkuit mereka untuk memenuhi tantangan yang berkembang dari chip memori dan gaya desain IC lainnya.

Blog terkait

Bagikan postingan ini melalui:

• Konten Bertenaga SEO & Distribusi PR. Dapatkan Amplifikasi Hari Ini.
• Platoblockchain. Intelijen Metaverse Web3. Pengetahuan Diperkuat. Akses Di Sini.
• Sumber: https://semiwiki.com/eda/324168-power-delivery-network-analysis-in-dram-design/