Balapan Chip 3D/Pengemasan Generasi Berikutnya Dimulai

Gelombang pertama chip memasuki pasar menggunakan teknologi yang disebut hybrid bonding, menyiapkan panggung untuk era baru dan kompetitif produk chip berbasis 3D dan paket canggih.

AMD adalah vendor pertama yang memperkenalkan chip menggunakan copper hybrid bonding, teknologi die-stacking canggih yang memungkinkan perangkat dan paket seperti 3D generasi berikutnya. Ikatan hibrida menumpuk dan menghubungkan chip menggunakan interkoneksi tembaga-ke-tembaga kecil, memberikan kepadatan dan bandwidth yang lebih tinggi daripada skema interkoneksi penumpukan chip yang ada.

AMD menggunakan teknologi ikatan hibrida dari TSMC, yang baru-baru ini memperbarui peta jalannya di arena. Intel, Samsung dan lainnya juga mengembangkan ikatan hibrida. Dan selain AMD, pelanggan chip lainnya juga melihat teknologinya.

“TSMC mengatakan teknologinya kemungkinan akan diadopsi oleh semua pelanggan komputasi kinerja tinggi mereka,” kata Charles Shi, seorang analis di Needham. “Hybrid bonding juga ada di peta jalan semua orang, atau setidaknya di radar semua orang, di aplikasi seluler.”

Proses yang relatif baru dilakukan di pabrik semikonduktor, ikatan hibrida tembaga adalah teknologi penumpukan chip canggih yang menjanjikan beberapa keunggulan kompetitif bagi pelanggan chip. Yang pasti, penumpukan chip bukanlah hal baru dan telah digunakan dalam desain selama bertahun-tahun. Yang baru adalah ikatan hibrida memungkinkan desain 3D hampir monolitik.

Kebanyakan chip tidak memerlukan ikatan hibrida. Untuk pengemasan, ikatan hibrida terutama diturunkan untuk desain kelas atas, karena ini adalah teknologi mahal yang melibatkan beberapa tantangan manufaktur. Tapi itu memberi para pembuat chip beberapa opsi baru, membuka jalan menuju desain 3D generasi berikutnya, kubus memori atau DRAM 3D, dan paket yang lebih canggih.

Ada beberapa cara untuk mengembangkan produk jenis ini, termasuk model chiplet. Untuk chiplet, pembuat chip mungkin memiliki menu cetakan modular di perpustakaan. Pelanggan kemudian dapat mencampur dan mencocokkan chiplet dan mengintegrasikannya dalam jenis paket yang ada atau arsitektur baru. Dalam salah satu contoh metodologi ini, AMD menumpuk dua chiplet yang dikembangkan secara internal — prosesor dan SRAM die — menghasilkan paket 3D yang menggabungkan MPU berkinerja tinggi dengan memori cache di atasnya. Dies dihubungkan menggunakan ikatan hybrid.

Ada cara lain untuk mengimplementasikan chiplet. Secara tradisional, untuk memajukan desain, vendor akan mengembangkan sistem-on-a-chip (SoC) dan mengintegrasikan lebih banyak fungsi pada perangkat di setiap generasi. Pendekatan penskalaan chip ini menjadi lebih sulit dan mahal di setiap belokan. Meskipun tetap menjadi pilihan untuk desain baru, chiplet muncul sebagai alternatif untuk mengembangkan chip yang kompleks.

Dengan chiplet, SoC besar dipecah menjadi die yang lebih kecil atau blok IP, dan digabungkan kembali menjadi desain yang benar-benar baru. Secara teori, pendekatan chiplet mempercepat waktu ke pasar dengan biaya lebih rendah. Ikatan hibrida adalah salah satu dari banyak elemen untuk memungkinkan teknologi.

Gbr. 1: Teknologi 3D V-Cache AMD menumpuk cache pada prosesor. Sumber: AMD

Lanskap kemasan
Chiplet bukanlah jenis kemasan itu sendiri. Mereka adalah bagian dari metodologi yang mencakup integrasi heterogen, di mana die kompleks dirakit dalam paket lanjutan.

Kemasan IC itu sendiri adalah pasar yang rumit. Pada hitungan terakhir, industri semikonduktor telah mengembangkan sekitar 1,000 jenis paket. Salah satu cara untuk mensegmentasi pasar pengemasan adalah dengan tipe interkoneksi, yang meliputi wirebond, flip-chip, wafer-level packaging (WLP), dan through-silicon vias (TSVs). Interkoneksi digunakan untuk menghubungkan satu die ke yang lain dalam paket.

Meskipun ada dorongan untuk meningkatkan kepadatan dalam paket, banyak dari perangkat ini masih didasarkan pada teknologi lama, seperti wire bonding dan flip-chip. Dalam flip-chip, tonjolan tembaga kecil berdasarkan bahan solder terbentuk di atas sebuah chip. Perangkat ini kemudian dibalik dan dipasang pada die atau papan yang terpisah, sehingga gundukan mendarat di bantalan tembaga untuk membentuk sambungan listrik. Dalam flip-chip, tonjolan pada chip berkisar dari 300μm hingga 50μm. Pitch mengacu pada ruang yang diberikan antara gundukan yang berdekatan pada dadu.

“Kami masih melihat paket nada kasar pada 140μm hingga 150μm. Itu masih mainstream, dan tidak akan berubah dalam waktu dekat,” kata Annette Teng, CTO Promex, perusahaan induk dari Teknologi QP.

Proses WLP, sementara itu, digunakan untuk membuat paket fan-out, yang dimulai sebagai teknologi yang relatif kasar. OSAT sekarang bekerja untuk meningkatkan kepadatan kipas dengan mengecilkan garis dan ruang dan dengan menambahkan pilar dan struktur 3D lainnya di atasnya.

“(Fan-out) mewakili jenis paket miniatur volume tinggi yang penting untuk ponsel cerdas dan aplikasi seluler lainnya,” kata William Chen, seorang rekan di ASE. “Kami juga memiliki bidang inovasi yang dinamis yang melayani bidang komputasi berkinerja tinggi, AI, pembelajaran mesin, dan banyak lagi.”

Sementara itu, 2.5D telah menjadi arus utama untuk aplikasi berkinerja tinggi, seperti Pusat Data, sementara kemasan 3D yang sebenarnya baru saja dimulai. Dengan 2.5D, dies ditumpuk atau ditempatkan berdampingan di atas interposer, yang menggabungkan TSV. TSV menyediakan sambungan listrik dari dies ke papan.

Gbr. 2: Contoh paket 2.5D, high-density fan-out (HDFO), paket dengan jembatan, dan chiplet. Sumber: Amkor

2.5D memecahkan beberapa masalah. Di banyak sistem, prosesor, DRAM, dan perangkat lain ditempatkan di papan. Data berpindah antara prosesor dan DRAM, tetapi terkadang pertukaran ini menyebabkan latensi dan peningkatan konsumsi daya. Sebagai tanggapan, banyak sistem kelas atas menggabungkan paket 2.5D dengan ASIC dan HBM. Itu memungkinkan memori dipindahkan lebih dekat ke fungsi pemrosesan, memungkinkan throughput yang lebih cepat.

Banyak dari opsi pengemasan ini dapat mendukung chiplet, di mana cetakan dicampur dan dicocokkan sesuai dengan kebutuhan pembuat chip. “Sistem dapat dioptimalkan dengan menggunakan komponen prosesor terbaik dengan node proses kinerja/biaya yang optimal,” kata Xiao Liu, manajer program senior di Brewer Science.

Menggunakan pendekatan chiplet, vendor telah mengembangkan arsitektur seperti 3D. Misalnya, Intel baru-baru ini memperkenalkan platform CPU 3D. Ini menggabungkan inti prosesor 10nm dengan empat inti prosesor 22nm dalam satu paket.

Semua paket kelas atas mengalami pertumbuhan, didorong oleh AI dan aplikasi lainnya. “AI melibatkan komputasi kinerja tinggi (HPC). Kami melihat banyak permintaan untuk flip-chip BGA, yang terkait dengan aplikasi AI atau HPC. Itu juga termasuk 2.5D, 3D, atau high-density fan-out,” kata Choon Lee, CTO di JCET.

Masing-masing paket ini menggunakan satu atau lebih proses manufaktur yang berbeda. Apa yang umum di antara paket paling canggih adalah teknologi interkoneksi. Dalam hal ini, ini menentukan bagaimana Anda menumpuk dan mengikat dadu dalam sebuah paket.

CPU 3D Intel, HBM, dan chip lainnya menggunakan microbump tembaga kecil sebagai skema interkoneksi dalam paket, bersama dengan proses flip-chip. Dengan HBM, tonjolan tembaga kecil terbentuk di setiap sisi DRAM mati. Benjolan pada cetakan tersebut kemudian disatukan, terkadang menggunakan ikatan termokompresi (TCB). Dalam operasinya, sistem TCB mengambil cetakan, menyelaraskannya, dan mengikat chip menggunakan kekuatan dan panas.

Saat ini, microbump paling canggih melibatkan pitch 40μm, yang setara dengan ukuran bump 20μm hingga 25μm dengan jarak 15μm antara bump yang berdekatan pada die. Dalam R&D, vendor sedang mengerjakan perangkat dengan bump pitch lebih dari 40μm. Di sini, pelanggan memiliki beberapa opsi. Pertama, mereka bisa mengembangkan chip menggunakan microbumps yang ada. Pada dasarnya, microbump berbasis solder memanjang dari pitch 40μm hari ini hingga 10μm, di mana skema ini kehabisan tenaga.

“Mengelola potongan kecil tutup solder pada tonjolan solder kecil memiliki distribusi sendiri dari massa solder yang tersedia. Dan pada titik tertentu, itu tidak akan dapat diandalkan, ”kata Mike Kelly, wakil presiden pengembangan dan integrasi pengemasan lanjutan di Amkor. “Di antara 20μm dan 10μm, pelanggan akan beralih ke pendekatan hybrid. Ini memiliki banyak keuntungan. Kekuatan antara dadu rendah. Jalur sinyal listrik sangat bagus.”

Dalam ikatan hibrida, cetakan dihubungkan menggunakan interkoneksi tembaga-ke-tembaga kecil, bukan gundukan. Untuk pengemasan, titik awal untuk ikatan hibrida adalah pitch 10μm dan seterusnya.

Baik microbumps dan hybrid bonding adalah pilihan yang layak. Pelanggan dapat menggunakan satu atau yang lain dalam paket, tergantung pada aplikasinya.

Mengapa ikatan hibrida?
Ikatan hibrida bukanlah hal baru. Selama bertahun-tahun, vendor sensor gambar CMOS telah menggunakannya. Untuk membuat sensor gambar, vendor memproses dua wafer berbeda dalam satu fab. Wafer pertama terdiri dari banyak die, yang masing-masing terdiri dari array piksel. Wafer kedua terdiri dari prosesor sinyal mati.

Kemudian, menggunakan ikatan hibrida, wafer diikat bersama dengan interkoneksi tembaga-ke-tembaga pada tingkat m. Mati pada wafer kemudian dipotong dadu, membentuk sensor gambar.

Proses ini hampir sama untuk pengemasan. Tetapi untuk pengemasan, ikatan hibrida melibatkan serangkaian tantangan perakitan yang berbeda, itulah sebabnya mengapa ia belum pindah ke produksi hingga saat ini.

Ini memegang janji besar. Akhir tahun lalu, AMD memperkenalkan prosesor server menggunakan hybrid bonding. Baru-baru ini, AMD memperkenalkan Ryzen 7 5800X3D, prosesor desktop kelas atas. Menggunakan ikatan hibrida, SRAM 7nm ditumpuk dan diikat pada prosesor 7nm. Akibatnya, 64MB memori cache L3 ditumpuk pada prosesor, melipatgandakan kepadatan memori.

Kemudian, di R&D, ada beberapa perkembangan di arena. Misalnya, dengan menggunakan microbumps dan hybrid bonding, Imec telah mengembangkan apa yang disebutnya 3D-SoCs. Dalam 3D-SoC, Anda dapat menumpuk sejumlah dadu, seperti memori pada logika. Untuk ini, Anda mendesain memori dan logika mati sebagai satu SoC.

Ikatan hibrida memungkinkan interkoneksi paling canggih di perangkat ini. “Untuk mewujudkan sirkuit 3D-SoC seperti itu, pitch interkoneksi 3D perlu ditingkatkan lebih jauh di luar keadaan seni saat ini. Penelitian kami saat ini telah menunjukkan kelayakan untuk mewujudkan interkoneksi seperti itu pada pitch 7µm untuk die-to-die stacking dan pitch 700nm untuk wafer-to-wafer, ”kata Eric Beyne, rekan senior, wakil presiden R&D dan direktur integrasi sistem 3D. program di Imec, dalam makalah di IEDM.

Meskipun demikian, AMD menggunakan teknologi ikatan hibrida TSMC, yang disebut SoIC. Dibandingkan dengan microbumps, teknologi TSMC menyediakan lebih dari 200X kepadatan koneksi dan 15X kepadatan interkoneksi, menurut AMD. “Ini memungkinkan integrasi yang jauh lebih efisien dan lebih padat menggunakan sepertiga energi per sinyal daripada pendekatan kompetitif,” kata Lisa Su, Presiden dan CEO AMD.

Sementara itu, dalam presentasi pada konferensi IEDM baru-baru ini, Douglas Yu, wakil presiden di TSMC, memberikan rincian lebih lanjut tentang peta jalan SoIC perusahaan. Ini menguraikan jalur penskalaan bump pitch bonding hybrid untuk pelanggan.

Pada peta jalan SoIC, TSMC memulai dengan pitch bond 9μm, yang tersedia saat ini. Kemudian, ia berencana untuk memperkenalkan pitch 6μm, diikuti oleh 4.5μm dan 3μm. Dengan kata lain, perusahaan berharap untuk memperkenalkan penawaran obligasi baru setiap dua tahun atau lebih, memberikan peningkatan penskalaan 70% setiap generasi.

Ada beberapa cara untuk mengimplementasikan SoIC. Misalnya, AMD merancang prosesor dan SRAM berbasis 7nm, yang diproduksi oleh TSMC. Kemudian, menggunakan SoIC, TSMC menghubungkan dies dengan pitch ikatan 9μm.

Secara teori, seiring waktu, Anda dapat mengembangkan berbagai chip canggih, dan menyatukannya menggunakan teknologi TSMC di berbagai nada.

Yang pasti, teknologi ini tidak menggantikan penskalaan chip tradisional. Sebaliknya, penskalaan chip terus berlanjut. Baik TSMC dan Samsung meningkatkan proses logika 5nm mereka dengan 3nm dan seterusnya dalam R&D.

Pada suatu waktu, perpindahan dari satu node proses ke node proses berikutnya memberikan dorongan yang signifikan dalam hal daya, kinerja, dan area (PPA) untuk chip. Namun, pada node terbaru, manfaat PPA semakin berkurang.

Dalam banyak hal, ikatan hibrida adalah salah satu cara untuk memberikan dorongan dalam sistem. “Dulu, sebagian besar manfaat PPA dilakukan oleh silikon. Orang dulu membiarkan penskalaan chip mendorong kinerja sistem. Tapi sekarang, penskalaan chip sebagai mesin sedikit kehilangan tenaga,” kata Shi dari Needham. “Pada akhirnya, Anda ingin memiliki ikatan hibrida untuk mengangkat PPA tingkat sistem secara keseluruhan. Jika Anda ingin lebih tepat secara teknis, saya akan memposisikan SoIC sebagai alat yang ampuh dalam perangkat yang tersedia untuk pelanggan TSMC. SoIC adalah pendorong PPA yang bagus untuk beban kerja tertentu.”

Intel, Samsung, dan lainnya belum merilis peta jalan ikatan hibrida mereka.

Meskipun demikian, dari sudut pandang arsitektur, semua ini tidak sesederhana kelihatannya. Paket 3D generasi berikutnya mungkin menggabungkan beberapa chiplet kompleks pada node yang berbeda. Beberapa dies dapat ditumpuk dan diikat menggunakan ikatan hibrida. Dies lainnya akan berada di tempat lain dalam paket. Jadi dibutuhkan berbagai teknologi untuk menghubungkan semua bagian.

“Hybrid bonding mungkin diperlukan bagi mereka yang mendorong amplop untuk mengembangkan produk komputasi berkinerja tinggi,” kata Richard Otte, presiden dan CEO Promex. “Untuk struktur dan aplikasi 2D, chiplet cenderung saling berhubungan menggunakan metode kepadatan tinggi. Ini termasuk interposer. 3D-IC memerlukan tumpukan chiplet, dan dengan demikian TSV dan pilar tembaga, serta proses interkoneksi kepadatan tinggi 2D.”

Ada tantangan lain. Dalam sebuah paket, semua dies perlu berkomunikasi satu sama lain menggunakan tautan dan antarmuka die-to-die. Sebagian besar tautan mati-ke-mati ini adalah hak milik. Ada langkah untuk mengembangkan tautan standar terbuka. “Penghalang terbesar untuk chiplet menjadi IP baru adalah standarisasi. Antarmuka komunikasi standar/umum antara chiplet harus dibuat agar ini dapat berjalan di berbagai penyedia pengemasan, ”kata Otte.

Tantangan manufaktur
Sementara itu, di bagian manufaktur, dua jenis proses perakitan menggunakan ikatan hibrida—wafer-ke-wafer dan die-to-wafer.

Dalam wafer-to-wafer, chip diproses pada dua wafer dalam satu fab. Kemudian, wafer bonder mengambil kedua wafer dan mengikatnya bersama-sama. Akhirnya, tumpukan dadu pada wafer dipotong dadu dan diuji.

Die-to-wafer adalah pilihan lain. Seperti wafer-to-wafer, chip diproses pada wafer di luar biasa. Dies dipotong dadu dari satu wafer. Kemudian, cetakan itu direkatkan ke wafer dasar. Akhirnya, tumpukan dadu pada wafer dipotong dadu dan diuji.

Gambar 3: Aliran wafer ke wafer. Sumber: Leti

Gambar 4: Aliran die-to-wafer. Sumber: Leti

Sejak awal, penting untuk memiliki mati dengan hasil yang baik. Dies dengan hasil di bawah standar dapat memengaruhi kinerja produk akhir. Oleh karena itu, sangat penting untuk memiliki strategi pengujian yang baik di awal.

“Beberapa die mungkin memiliki cacat manufaktur yang idealnya akan disaring selama pengujian,” kata Adel Elsherbini, senior principal engineer di Intel, saat presentasi di IEDM. “Namun, jika cakupan tes tidak 100%, beberapa dies ini mungkin lulus sebagai dies yang baik. Ini adalah tantangan khusus. Dies yang rusak dapat mengakibatkan hasil akhir sistem yang lebih rendah, terutama karena jumlah dies meningkat.”

Selain strategi pengujian yang baik, diperlukan alur proses yang baik. Proses ikatan hibrida terjadi di ruang bersih di dalam pabrik semikonduktor, bukan di rumah pengemasan seperti kebanyakan jenis paket.

Sangat penting untuk melakukan proses ini di ruang bersih yang sangat bersih. Cleanrooms diklasifikasikan berdasarkan tingkat kebersihan, yang didasarkan pada jumlah dan ukuran partikel yang diizinkan per volume udara. Umumnya, pabrik semikonduktor menggabungkan ruang bersih dengan standar ISO Kelas 5 atau lebih bersih. Dalam ISO Kelas 5, ruang bersih harus memiliki kurang dari 3,520 partikel dengan ukuran >0.5µm per meter kubik, menurut Sistem Ruang Bersih Amerika. Cleanroom ISO Kelas 5 setara dengan standar Kelas 100 yang lebih lama.

Dalam beberapa kasus, perakitan IC di OSAT dilakukan di ISO 7 atau ruang bersih kelas 10,000 atau lebih tinggi. Ini berfungsi untuk sebagian besar jenis paket, tetapi tidak untuk ikatan hibrida. Dalam proses ini, partikel kecil dapat menyerang aliran, menyebabkan kegagalan perangkat.

OSATs pasti bisa membangun fasilitas dengan ISO 5 cleanrooms, tapi ini adalah usaha yang mahal. Ikatan hibrida membutuhkan peralatan yang relatif mahal. Plus, ikatan hibrida melibatkan beberapa langkah yang lebih akrab bagi vendor semikonduktor.

Dalam aliran wafer-ke-wafer dan die-to-wafer, proses dimulai dengan satu proses damascene di fab. Untuk ini, lapisan silikon dioksida disimpan di satu sisi wafer. Kemudian, banyak vias kecil berpola di permukaan. Polanya terukir, menciptakan banyak vias berukuran m kecil di wafer.

Bahan tembaga kemudian disimpan di seluruh struktur. Permukaannya diplanarisasi menggunakan sistem chemical-mechanical-polishing (CMP). Alat ini memoles permukaan menggunakan kekuatan mekanik.

Proses CMP menghilangkan bahan tembaga dan memoles permukaan. Yang tersisa adalah bahan metalisasi tembaga di vias kecil.

Seluruh proses diulang beberapa kali. Akhirnya, wafer memiliki beberapa lapisan. Setiap lapisan memiliki vias tembaga kecil, yang terhubung satu sama lain di lapisan yang bersebelahan. Lapisan atas terdiri dari struktur tembaga yang lebih besar, yang disebut bantalan ikatan. Bahan dielektrik mengelilingi bantalan ikatan kecil.

Meskipun demikian, proses damaskus, terutama CMP, sangat menantang. Hal ini membutuhkan kontrol yang tepat di seluruh permukaan wafer. “[Pada wafer], permukaan dielektrik harus: (1) sangat halus untuk memastikan gaya tarik yang kuat saat memasang cetakan; dan (2) topografi yang sangat rendah untuk menghindari rongga atau tekanan yang tidak perlu pada pra-ikatan dielektrik,” kata Elsherbini dalam sebuah makalah di IEDM.

Namun, selama proses ini, beberapa masalah dapat terjadi. Wafer cenderung melorot atau membungkuk. Kemudian, selama proses CMP, alat tersebut dapat memoles permukaan secara berlebihan. Relung bantalan tembaga menjadi terlalu besar. Beberapa bantalan mungkin tidak bergabung selama proses pengikatan. Jika kurang dipoles, residu tembaga dapat menyebabkan korsleting listrik.

Dalam ikatan hibrida, proses CMP standar mungkin tidak berhasil. “Ini membutuhkan pemrosesan CMP khusus untuk mengontrol rasio kimia terhadap etsa mekanis serta jumlah langkah CMP untuk mempertahankan planaritas permukaan dielektrik,” kata Elsherbini.

Setelah CMP, wafer menjalani langkah metrologi. Alat metrologi mengukur dan mengkarakterisasi topografi permukaan.

“Tantangan proses utama dari copper hybrid bonding mencakup kontrol cacat permukaan untuk mencegah void, ketebalan tingkat wafer dan metrologi bentuk bersama dengan kontrol profil permukaan tingkat nanometer untuk mendukung kontak pad bond hybrid yang kuat, dan mengontrol keselarasan bantalan tembaga di bagian atas. dan bottom die,” kata Stephen Hiebert, direktur senior pemasaran at KLA.

Lebih banyak langkah
Mengikuti langkah metrologi, wafer menjalani proses pembersihan dan anil. Langkah anil mengaktifkan cetakan.

Dari sini, prosesnya bisa dua arah—wafer-to-wafer atau die-to-wafer. Dalam wafer-to-wafer, Anda sudah memproses wafer pertama (A). Kemudian, wafer kedua (B) dengan cetakan mengalami proses yang sama (damaskus, CMP, metrologi).

Kemudian, kedua wafer (A, B) diikat menggunakan ikatan hibrida. Keripik dipotong dadu pada wafer dan diuji. Perangkat bertumpuk yang dihasilkan menyerupai struktur seperti 3D.

Sementara itu, dalam die-to-wafer, pembuat chip akan mengambil wafer pertama dan mengaktifkan die. Kemudian, chip pada wafer (A) dipotong dadu dan diuji.

Kemudian, wafer kedua (B) mengalami proses damascene, diikuti oleh CMP dan langkah metrologi. Wafer itu tidak dipotong dadu dan tetap utuh. Menggunakan bonder, dies dari wafer yang diproses (A) ditumpuk dan direkatkan pada base wafer (B).

Chip tersebut kemudian dipotong dadu pada wafer yang ditumpuk dan diuji. Ini pada gilirannya menciptakan perangkat seperti 3D.

Untuk wafer-to-wafer dan die-to-wafer, vendor dapat menggunakan sistem bonder wafer yang sama. Beberapa vendor menjual sistem ini untuk ikatan hibrida dengan akurasi penempatan tingkat nanometer.

Dalam pengoperasiannya, die ditempatkan pada unit meja di dalam wafer bonder. Wafer yang sudah diproses diletakkan di atas meja wafer terpisah di bonder. Dies dari meja diambil, disejajarkan dan ditempatkan pada wafer yang diproses.

Pada titik ini, bantalan ikatan dari dua struktur diikat menggunakan proses dua langkah—itu adalah ikatan dielektrik-ke-dielektrik, diikuti oleh koneksi logam-ke-logam. “Ikatan hibrida langsung mengacu pada ikatan molekul dari dua permukaan yang terdiri dari interkoneksi tembaga dalam matriks SiO2,” jelas Emilie Bourjot, manajer proyek integrasi 3D di Leti. “Ketika kedua permukaan ini bersentuhan erat pada suhu kamar, ikatan Van der Waals menciptakan adhesi. Ikatan tersebut kemudian diubah menjadi ikatan kovalen dan logam setelah anggaran termal.”

Proses bonding itu menantang. “Item pertama yang perlu dipertimbangkan adalah akurasi penempatan dan throughput. Kami perlu mendukung nada yang sangat halus. Kami harus dapat menempatkan cetakan dengan sangat akurat,” kata Elsherbini dari Intel. “Hal ini dicapai melalui optimasi desain untuk memastikan bahwa fidusia penyelarasan memiliki visibilitas dan kontras yang sangat baik, sementara tidak memakan terlalu banyak area aktif.”

Bonder dapat melakukan tugas ini, tetapi tantangannya adalah mencegah partikel yang tidak diinginkan dan cacat permukaan dalam aliran. Partikel kecil dapat menyebabkan rongga pada bantalan ikatan. Jika bahkan partikel 100nm menyerang bantalan ikatan, itu dapat mengakibatkan ratusan sambungan gagal.

Kesimpulan
Ikatan hibrida adalah proses yang kompleks tetapi memungkinkan. Ini memungkinkan kelas chip dan paket baru.

AMD adalah yang pertama menggunakan pendekatan ini, tetapi yang lain akan segera menyusul. Perlombaan baru saja dimulai.

Berita terkait
Scaling Bump Pitch Dalam Kemasan Tingkat Lanjut
Kepadatan interkoneksi yang lebih tinggi akan memungkinkan pergerakan data yang lebih cepat, tetapi ada lebih dari satu cara untuk mencapainya.

Menggabungkan Chiplets
Perubahan yang dapat mendorong pendekatan pengemasan ini menjadi arus utama, dan tantangan ke depan.

Gelombang Berikutnya Kemasan Lanjutan
Daftar panjang opsi mendorong paket multi-chip ke garis depan desain, sambil menciptakan sejumlah opsi dan pengorbanan yang memusingkan

Tantangan Masa Depan Untuk Kemasan Tingkat Lanjut
OSATs bergulat dengan banyak masalah, termasuk warpage, ketidakcocokan termal, integrasi heterogen, dan garis dan ruang yang lebih tipis.

Tampilan Luas Di Dalam Kemasan Canggih
CTO JCET berbicara tentang pelambatan dalam Hukum Moore dan meningkatnya minat pada pendekatan pengemasan dan chiplet baru.

Langkah Selanjutnya Untuk Pengemasan Tingkat Panel
Di mana itu bekerja, dan tantangan apa yang tersisa untuk adopsi yang lebih luas.

Sumber: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/