Sorotan Simposium Teknologi TSMC 2021 – Pengemasan

Diterbitkan Ulang Oleh Plato

Followers: 0

Simposium Teknologi TSMC baru-baru ini memberikan beberapa pengumuman terkait dengan penawaran kemasan canggih mereka.

Umum

3DFabrik^TM

Tahun lalu, TSMC menggabungkan penawaran paket 2.5D dan 3D mereka menjadi satu merek yang mencakup – 3DFabrik.

Kain 3D

Teknologi paket 2.5D – CoWoS

Opsi pengemasan 2.5D dibagi menjadi keluarga CoWoS dan InFO.

Chip-on-wafer-on-substrate "tradisional" dengan interposer silikon untuk konektivitas lapisan redistribusi (RDL) die-to-die merayakan tahun ke-10 produksi volume tinggi.

Opsi CoWoS-R menggantikan interposer silikon (mahal) yang mencakup luas area penempatan die 2.5D dengan interposer substrat organik. Tradeoff untuk CoWoS-R adalah line pitch yang kurang agresif untuk interkoneksi RDL – misalnya, pitch 4um pada organik, dibandingkan dengan pitch sub-um untuk CoWoS-S.

Di antara opsi interposer silikon –S dan organik –R, rangkaian TSMC CoWoS menyertakan tambahan yang lebih baru, dengan jembatan silikon “lokal” untuk interkoneksi (jangkauan ultra-pendek) antara tepi die yang berdekatan. Sliver silikon ini tertanam dalam substrat organik, menyediakan koneksi USR densitas tinggi (dengan pitch L/S yang ketat) dan fitur interkoneksi dan distribusi daya dari kabel dan bidang (tebal) pada substrat organik.

Perhatikan bahwa CoWoS ditetapkan sebagai aliran perakitan "chip terakhir", dengan die terpasang ke interposer fabrikasi.

Teknologi paket 2.5D – INFO

InFO menggunakan (tunggal atau ganda) mati pada pembawa yang kemudian tertanam dalam wafer senyawa cetakan yang dilarutkan. Interkoneksi RDL dan lapisan dielektrik selanjutnya dibuat pada wafer, aliran proses "chip-pertama". InFO single-die menyediakan opsi penghitungan high-bump, dengan kabel RDL memanjang keluar dari area die – yaitu, topologi “fan-out”. Seperti yang diilustrasikan di bawah ini, opsi teknologi InFO multi-die meliputi:

- InFO-PoP: “paket-di-paket”
- INFO-oS: "InFO perakitan-on-substrat"

Opsi INFO

Teknologi pengemasan 3D – SoIC

Paket 3D diasosiasikan dengan platform SoIC, yang menggunakan stacked die dengan direct pad bonding, baik dalam orientasi tatap muka atau tatap muka – dilambangkan sebagai SoIC chip-on-wafer. Melalui vias silikon (TSVs) menyediakan konektivitas melalui cetakan di tumpukan 3D.

Peta jalan pengembangan SoIC diilustrasikan di bawah – sebagai contoh, konfigurasi die N7-on-N7 akan memenuhi syarat di 4Q21.

Kemasan SoIC tsmc

Pengumuman Teknologi Pengemasan Baru

Ada beberapa pengumuman penting pada Simposium tahun ini.

ukuran paket maksimum dan peningkatan RDL

Permintaan akan cetakan 2.5D dalam jumlah besar yang terintegrasi ke dalam satu paket mendorong kebutuhan untuk fabrikasi RDL di area yang lebih luas, baik pada interposer atau wafer yang dilarutkan. TSMC terus memperluas "penjahitan" interkoneksi melewati ukuran reticle maksimum eksposur tunggal. Demikian pula, ada kebutuhan untuk lapisan RDL tambahan (dengan pitch kawat agresif).

Peta jalan untuk ukuran paket yang lebih besar dan lapisan RDL meliputi:

- CoWoS-S: 3X reticle (memenuhi syarat oleh YE'2021)
- CoWoS-R: 45X reticle (3X pada 2022), 4 lapisan RDL pada substrat organik (W/S: 2um/2um), dalam kualifikasi keandalan menggunakan tumpukan mati SoC + 2 HBM2
- CoWoS-L: kendaraan uji dalam penilaian keandalan pada ukuran reticle 1.5X, dengan 4 jembatan interkoneksi lokal antara 1 SoC dan 4 tumpukan mati HBM2
- InFO_oS: 5X reticle (51mm x 42mm, pada paket 110mm x 110mm), 5 lapisan RDL (W/S: 2um/2um), saat ini dalam penilaian keandalan

Gambar di bawah mengilustrasikan konfigurasi InFO_oS potensial, dengan logika mati dikelilingi oleh chiplet I/O SerDes, untuk mendukung sakelar jaringan berkecepatan tinggi/radix tinggi.

InFO oS pengemasan tsmc

- INFO_B (bawah)

Konfigurasi InFO_PoP yang ditunjukkan di atas menggambarkan perakitan InFO dengan modul DRAM terpasang di atas, dengan vias antara DRAM dan lapisan interkoneksi RDL.

TSMC mengubah penawaran InFO_PoP ini, untuk memungkinkan perakitan paket (LPDDR DRAM) diselesaikan di produsen kontrak eksternal/OSAT, opsi yang ditunjukkan pada InFO_B, seperti yang ditunjukkan di bawah ini.

INFO B

Sejalan dengan itu, TSMC telah memperluas “Platform Inovasi Terbuka” untuk menyertakan mitra 3DFabric yang memenuhi syarat untuk perakitan akhir InFO_B. (Saat ini, perusahaan mitra 3DFabric adalah: Amkor Technology, ASE Group, Integrated Service Technology, dan SK Hynix.)

- CoWoS-S "arsitektur standar" (STAR)

Implementasi desain yang lazim untuk CoWoS-S adalah integrasi satu SoC dengan beberapa tumpukan mati Memori Bandwidth Tinggi (HBM). Lebar bus data antara logika mati dan tumpukan HBM2E (generasi ke-2) sangat besar – yaitu, 1024 bit.

Tantangan perutean dan integritas sinyal untuk menghubungkan tumpukan HBM ke SoC melalui RDL cukup besar. TSMC menyediakan perusahaan sistem dengan beberapa konfigurasi desain CoWoS-S standar untuk mempercepat pengembangan teknik dan jadwal analisis kelistrikan. Gambar di bawah mengilustrasikan beberapa opsi CoWoS-S yang berbeda, mulai dari 2 hingga 6 tumpukan HBM2E.

STAR

TSMC mengantisipasi tingkat adopsi yang tinggi dari implementasi desain standar ini pada tahun 2021.

materi TIM baru

Sebuah film tipis bahan antarmuka termal (TIM) biasanya dimasukkan ke dalam paket lanjutan, untuk membantu mengurangi hambatan termal total dari die aktif ke lingkungan sekitar. (Untuk perangkat berdaya sangat tinggi, biasanya ada dua lapisan material TIM yang diterapkan – lapisan internal antara die dan tutup kemasan dan satu di antara kemasan dan heat sink.)

Sesuai dengan peningkatan disipasi daya dari konfigurasi paket yang lebih besar, tim R&D pengemasan canggih TSMC mengejar opsi material TIM internal baru, seperti yang digambarkan di bawah ini.

peta jalan TIM

Ekspansi kapasitas produksi kemasan lanjutan (AP)

Untuk mengantisipasi peningkatan adopsi kemasan 3DFabric yang lengkap, TSMC berinvestasi secara signifikan dalam memperluas kapasitas produksi kemasan canggih (AP), seperti yang diilustrasikan di bawah ini.

tsmc kemasan peta AP