Tantangan Desain Pemancar Wireline Berkecepatan Tinggi

Oleh Samad Parekh dan Noman Hai

Kebutuhan akan peralatan jaringan dengan bandwidth yang lebih tinggi serta konektivitas di cloud dan pusat data skala besar mendorong transisi teknologi switch dari 25T (terabyte) ke 50T dan segera ke 100T. Industri telah memilih Ethernet untuk menggerakkan pasar switch, menggunakan teknologi 112G SerDes saat ini dan arsitektur generasi berikutnya dirancang untuk beroperasi pada 224Gb/s. Kecepatan data ini menimbulkan tantangan ekstrem pada seluruh transceiver SerDes. Artikel ini akan membahas beberapa tantangan yang ditimbulkan pada pemancar berkecepatan tinggi, termasuk pilihan arsitektur multiplekser, desain equalizer, kecepatan serialisasi data, pemilihan driver keluaran yang sesuai, dan memastikan integritas sinyal.

Tantangan serialisasi dan multiplexing

Mari kita mulai dengan pengenalan keseluruhan struktur pemancar kabel. Pemancar (TX) mengambil beberapa aliran data paralel dengan kecepatan lebih rendah, menyusunnya menjadi satu aliran data dengan kecepatan lebih tinggi, dan mentransmisikannya melalui saluran sedemikian rupa sehingga data dapat dikenali di ujung yang lain.

Gambar 1: Diagram blok TX.

Data pertama-tama memasuki serangkaian multiplexer (MUX) di mana setiap tahapan berturut-turut membagi dua jumlah input dan menggandakan kecepatan data pada output hingga terdapat satu aliran data. Pertimbangkan kasus 112 Gb/s di mana ada 64 input yang berjalan pada 1.75 Gb/s yang harus diserialkan. Sedangkan logika CMOS dapat digunakan sebagai beberapa tahapan pertama, tahapan terakhir mungkin berbasis CML (logika mode saat ini) untuk mengakomodasi kecepatan peralihan yang lebih tinggi untuk memenuhi trade-off kecepatan daya [1].

Arsitektur TX tingkat penuh ditunjukkan di bawah ini.

Gambar 2: Arsitektur TX kecepatan penuh.

Flip-flop terakhir (FF) memiliki persyaratan pengaturan waktu dan pencatatan jam kerja yang ketat. Namun, seiring dengan naiknya rantai, pembagian waktu dan persyaratan pengaturan waktu juga menjadi lebih longgar. Pada gambar 2, tahapan serialisasi ditampilkan sebagai MUX 2:1 lima kait dan struktur MUX spesifik ini dapat dilanjutkan dalam tahapan serializer. Namun, arsitektur MUX lainnya tersedia termasuk MUX tiga-latch, MUX satu-latch, MUX tanpa-latch, atau kombinasi dari sirkuit-sirkuit ini.

Teknik pemerataan untuk pemancar berkecepatan tinggi

Setelah data diserialkan, data tersebut harus disamakan untuk mengkompensasi hilangnya saluran komunikasi yang bergantung pada frekuensi. Umumnya pemerataan ini dilakukan dengan menggunakan Feed Forward Equalizer (FFE) waktu diskrit. Arsitektur FFE waktu diskrit memiliki keuntungan berupa amplifikasi noise yang rendah, kemampuan untuk membatalkan pra-kursor dan mengontrol bobot tap secara akurat, serta efisiensi dalam hal realisasi sirkuit pada chip. Gambar 3 di bawah menunjukkan bentuk gelombang yang diplot di Lingkungan Desain PrimeWave tentang bagaimana FFE dapat menyamakan kedudukan dengan mata tertutup.

Gambar 3: Contoh FFE yang menunjukkan mata terbuka setelah simulasi pemerataan FFE PerdanaSim.

Industri ini seiring berjalannya waktu beralih ke arsitektur berbasis DSP-DAC yang lebih fleksibel, di mana modulasi dan pemerataan FFE dilakukan dalam domain digital, seperti yang ditunjukkan pada gambar 4.

Gambar 4: Arsitektur TX berbasis analog vs. DSP.

Resolusi TX DAC ditentukan oleh resolusi FFE yang ditentukan untuk protokol berbeda. Untuk aplikasi Ethernet, resolusi DAC sekitar 7 bit dan dapat diimplementasikan sebagai irisan kode biner atau termometer, atau kombinasi keduanya. Keputusan desain adalah tradeoff antara linearitas, kapasitansi keluaran, luas, dan konsumsi daya.

Pilihan laju serialisasi data: Tarif setengah, tarif seperempat, dan tarif oktal

Memilih laju serialisasi data akhir adalah keputusan desain yang sangat penting karena laju yang lebih tinggi akan melonggarkan persyaratan kecepatan pencatatan jam kerja dan mengurangi konsumsi daya dengan mengorbankan jumlah fase jam yang lebih tinggi dan peningkatan kapasitansi keluaran multiplekser. Ditunjukkan pada gambar 5 adalah arsitektur TX setengah kecepatan, yang menghilangkan flip-flop terakhir dan menggunakan kedua fase dari jam yang terbagi.

Gambar 5: Arsitektur TX setengah tingkat.

Namun, siklus kerja kedua fase ini mempengaruhi kualitas mata keluaran akhir. Konsep arsitektur setengah laju ini dapat diperluas ke MUX laju seperempat atau oktal. Pengorbanan pilihan desain ditunjukkan pada gambar 6. Berdasarkan penelitian terbaru, pemancar 100 Gb/s menggunakan arsitektur seperempat tingkat karena persyaratan jam yang lebih longgar.

Gambar 6: Kecepatan data vs. frekuensi jam.

Membandingkan opsi driver keluaran untuk multiplekser: Logika Mode Saat Ini vs. Seri Sumber Dihentikan

Output akhir dari MUX harus digerakkan melintasi saluran dengan ayunan yang cukup untuk mengkompensasi kehilangan saluran, sekaligus menjaga konsumsi daya tetap terkendali. Terdapat dua pilihan utama untuk driver keluaran: Logika Mode Saat Ini (CML) dan Logika Mode Tegangan (VML), juga disebut Source-Series Terminated (SST), yang ditunjukkan pada gambar 7. Pro dan kontra dari driver dirangkum pada tabel 1.

Gambar 7: Driver berbasis CML dan SST.

Tabel 1: Membandingkan driver berbasis CML vs. SST.

Mengoptimalkan integritas sinyal

Pad Matching Network (PMN) sangat penting untuk integritas sinyal mata keluaran. Meskipun T-coil dan pi-coil sederhana telah digunakan pada aplikasi kurang dari 50GHz, untuk kecepatan data lebih tinggi dari 100Gb/s a 9^th jaringan order LC biasanya digunakan untuk mengisolasi driver, ESD, dan kapasitansi pad keluaran, seperti yang ditunjukkan pada gambar 8. Pengaturan ini secara teoritis memperluas bandwidth keluaran dengan faktor 2.8x. Desainnya perlu dioptimalkan untuk bandwidth, return loss, dan group-delay, dan seringkali memerlukan pemodelan elektromagnetik 3D yang ekstensif serta simulasi die dan package, yang diaktifkan menggunakan Platform Desain Kustom Synopsys.

Gambar 8: Jaringan pencocokan pad.

Sinopsis IP Ethernet 224G & 112G

Sebagai penyedia utama industri IP SerDes berkecepatan tinggi, Synopsys menawarkan portofolio komprehensif dengan kekuatan, kinerja, dan area terdepan, memungkinkan desainer memenuhi persyaratan konektivitas efisien dari SoC komputasi berkinerja tinggi. Tim desain Synopsys telah mengembangkan berbagai metode baru untuk memecahkan tantangan desain yang ditimbulkan oleh SoC komputasi kinerja tinggi 800G/1.6T dengan IP PHY Ethernet 224G dan IP PHY Ethernet 112G. Bergabunglah bersama kami di ISACS 2023 di mana kami akan melakukan presentasi selama setengah hari tutorial untuk diskusi lebih mendalam mengenai topik ini.

Noman Hai adalah manajer tim desain analog di IP Solutions Group di Synopsys.

Referensi

[1] B. Razavi, “Mematahkan Pengorbanan Kecepatan-Kekuatan di Sirkuit Broadband: Meninjau teknik desain untuk transceiver hingga 56 GHz,” dalam Majalah Nanoteknologi IEEE, vol. 16, tidak. 3, hlm. 6-15, Juni 2022, doi: 10.1109/MNANO.2022.3160770.

• Konten Bertenaga SEO & Distribusi PR. Dapatkan Amplifikasi Hari Ini.
• PlatoAiStream. Kecerdasan Data Web3. Pengetahuan Diperkuat. Akses Di Sini.
• Mencetak Masa Depan bersama Adryenn Ashley. Akses Di Sini.
• Sumber: https://semiengineering.com/design-challenges-of-high-speed-wireline-transmitters/