PCIe और CXL सुरक्षा के लिए पहचान और डेटा एन्क्रिप्शन

जब कंप्यूटिंग की बात आती है तो गोपनीयता और सुरक्षा हमेशा चिंता का विषय रही है। अधिकांश लोगों के लिए पिछले दशकों में इसका मतलब पासवर्ड की सुरक्षा करना और आपके कंप्यूटर को लॉक करना था। हालाँकि, आज अधिक से अधिक उपयोगकर्ता संवेदनशील डेटा को क्लाउड में संग्रहीत कर रहे हैं, जहाँ इसे आराम से और गति के दौरान संरक्षित करने की आवश्यकता होती है। सिनॉप्सिस वेबिनार में, सुरक्षा आईपी के लिए वरिष्ठ विपणन प्रबंधक, दाना न्यूस्टाडर, स्काईहाई नेटवर्क्स के आंकड़ों का हवाला देते हैं, जो दिखाते हैं कि फ़ाइल साझाकरण सेवाओं पर अपलोड की गई 21% फ़ाइलों में संवेदनशील डेटा होता है, जैसे कि चिकित्सा, वित्तीय या व्यक्तिगत जानकारी।

जबकि हम सभी महसूस करते हैं कि डेटा केंद्र और संबंधित आधारभूत संरचना सुरक्षित हैं, यदि आपने कभी "प्रवेश परीक्षक" का वीडियो देखा है, तो आप देखेंगे कि बुरे अभिनेताओं के लिए भौतिक रूप से कुछ साइटों तक पहुंचना कितना आसान है। यदि आप इनमें से एक वीडियो देखना चाहते हैं, तो Youtube पर "पेन टेस्टर" खोजें। सौभाग्य से, उद्योग PCIe और CXL (कंप्यूटर eXpress Link) जैसे विशिष्टताओं में सुरक्षा जोड़कर इस मुद्दे पर प्रतिक्रिया दे रहा है। ये परिवर्धन नए कानूनों और विनियमों की आवश्यकताओं को पूरा करने की दिशा में एक लंबा रास्ता तय करते हैं जो संवेदनशील डेटा होने पर सिस्टम सुरक्षा के लिए आवश्यकताएं पैदा कर रहे हैं।

PCIe और CXL में गतिमान डेटा के लिए सुरक्षा निश्चित रूप से SOCs के भीतर चिप सुरक्षा पर निर्भर करती है। एक विश्वसनीय निष्पादन वातावरण को हार्डवेयर सुरक्षा मॉड्यूल (एचएसएम) के माध्यम से पावर-ऑन, रनटाइम और पावर ऑफ सुरक्षा की पेशकश करनी चाहिए। PCIe और CXL सुरक्षा की वास्तविक कुंजी एक अखंडता और डेटा एन्क्रिप्शन (IDE) घटक को जोड़ना है। Synopsys वेबिनार में दाना प्रमाणीकरण और कुंजी प्रबंधन के संयोजन के साथ एक IDE के कार्य और संचालन का वर्णन करने का एक संपूर्ण काम करता है। PCIe 5.0/6.0 और CXL 2.0/3.0 विनिर्देशों के लिए बढ़ी हुई सुरक्षा को वहन करने के लिए इस अतिरिक्त कार्यक्षमता की आवश्यकता है।

IDE का उद्देश्य PCIe लेनदेन परत के भीतर बैठना है। यह डिज़ाइन का एक महत्वपूर्ण पहलू है, क्योंकि अतिरिक्त सुरक्षा एक आवश्यक आवश्यकता है, लेकिन इसे विलंबता और प्रदर्शन पर न्यूनतम प्रभाव डालने की आवश्यकता है। अभी, चश्मा टीएलपी धाराओं के प्रबंधन में आईडीई के लिए अनुमति देता है। FLIT मोड को PCIe 6.0 रिलीज में शामिल किया जाएगा। पैकेट 256-बिट कुंजियों और 96-बिट MAC टैग के साथ AES-GCM द्वारा सुरक्षित हैं। आदर्श रूप से IDE का जोड़ प्लग एंड प्ले होना चाहिए, और यही स्थिति Synopsys PCIe IDE और कंट्रोलर IP की है। एक अन्य महत्वपूर्ण तत्व यह है कि उद्योग में FIPS 140-3 प्रमाणन महत्वपूर्ण होता जा रहा है और प्रमाणन परीक्षण मोड के माध्यम से समर्थित होना चाहिए।

PCIe के CXL ऑपरेशन और सपोर्ट मिरर। आईडीई शामिल होने पर दाना में पीसीआईई और सीएक्सएल दोनों के लिए प्रवाह शामिल है। बेशक, सीएक्सएल के साथ तीन प्रकार के प्रोटोकॉल का समर्थन करने के कारण कुछ अंतर हैं। CXL.cache/mem चलाते समय CXL IDE के लिए IP में कंटेनमेंट और स्किड मोड और PCRC के लिए अतिरिक्त शामिल करने की आवश्यकता है। दाना बड़ी संख्या में धाराओं के लिए महत्वपूर्ण प्रबंधन के ins और outs पर भी चर्चा करता है जो एक डिजाइन में संचालित हो सकते हैं।

यह वेबिनार इस मायने में व्यापक है कि यह क्लाउड अनुप्रयोगों में PCIe और CXL सुरक्षा की जरूरतों और आवश्यकताओं पर चर्चा करता है। यह Synopsys DesignWare IP में समर्थित घटकों, आर्किटेक्चर और संबंधित मानकों पर भी गहराई से जाता है। वेबिनार के समापन के करीब, दाना दिखाता है कि एआई या नेटवर्किंग के लिए कितने अलग-अलग एसओसी बड़े पैमाने पर सिनोप्सिस से उपलब्ध आईपी से बनाए जा सकते हैं। वेबिनार पर रीप्ले के लिए उपलब्ध है सिनोप्सिस वेबसाइट।

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